半導(dǎo)體結(jié)構(gòu)的形成方法技術(shù)

一種半導(dǎo)體結(jié)構(gòu)的形成方法，本發(fā)明專利技術(shù)對氮化硅硬掩膜層上殘留的富硅化合物副產(chǎn)物進(jìn)行處理，使其刻蝕選擇比與上層硬掩膜層的刻蝕選擇比相同；如此，在對上層硬掩膜層進(jìn)行圖案化時，該富硅化合物也進(jìn)行了去除。上述方法避免了氮化硅硬掩膜層轉(zhuǎn)移圖形至摻雜多晶硅以形成柵極過程中，富硅化合物造成摻雜多晶硅殘留，從而避免了該殘留導(dǎo)致的MOS晶體管源、漏與柵之間的漏電以及短路問題。

【技術(shù)實現(xiàn)步驟摘要】

本專利技術(shù)涉及半導(dǎo)體制造
，尤其涉及一種半導(dǎo)體結(jié)構(gòu)的形成方法。
技術(shù)介紹
近年來，隨著半導(dǎo)體集成電路技術(shù)的發(fā)展，行業(yè)內(nèi)出現(xiàn)了采用摻雜多晶硅實現(xiàn)多個MOS晶體管的柵極之間的電連接。如圖1所示是現(xiàn)有的一種6管(6T)的SRAM存儲單元的電路圖。參照圖1所示，該SRAM存儲單元包括第一上拉PMOS管PU1、第一下拉NMOS管PD1構(gòu)成的第一反相器，第二上拉PMOS管PU2、第二下拉NMOS管PD2構(gòu)成的第二反相器，兩反相器耦接形成的第一存儲結(jié)點A與第二存儲結(jié)點B，分別連接兩存儲結(jié)點A、B的第一傳輸晶體管PG1與第二傳輸晶體管PG2。圖2所示是圖1中電路的一種集成電路布圖俯視圖。參照圖2所示，版圖自下而上主要包括四層。第一層：襯底上制作有的各阱區(qū)，分別對應(yīng)各晶體管的有源區(qū)10。其中第一傳輸晶體管PG1和第一下拉NMOS管PD1的有源區(qū)10在物理上相接，具體地，第一傳輸晶體管PG1的源區(qū)與第一下拉NMOS管PD1的漏區(qū)共用；第二傳輸晶體管PG2和第二下拉NMOS管PD2的有源區(qū)10在物理上相接，具體地，第二傳輸晶體管PG2的源區(qū)與第二下拉NMOS管PD2的漏區(qū)共用。第二層：有源區(qū)10上具有各晶體管的柵極絕緣層(未圖示)及柵極20。其中，第一下拉NMOS管PD1與第一上拉PMOS管PU1的柵極20在物理上相連，第二下拉NMOS管PD2與第二上拉PMOS管PU2的柵極20在物理上相連。第三層：在襯底上沉積有氧化層(未圖示)，在氧化層內(nèi)形成的導(dǎo)電插塞30。其中，第一傳輸晶體管PG1的柵極20處的導(dǎo)電插塞30用于將寫字線信號WWL接入該柵極20，漏區(qū)處的導(dǎo)電插塞30用于將寫位線信號WBL接入
該漏區(qū)，源區(qū)處的導(dǎo)電插塞30用于將該源區(qū)與第一上拉PMOS管PU1的源區(qū)處的導(dǎo)電插塞30、第二上拉PMOS管PU2的柵極20處的導(dǎo)電插塞30分別相連。第一下拉NMOS管PD1源區(qū)處的導(dǎo)電插塞30用于將接地電源VSS接入該源區(qū)。第一上拉PMOS管PU1的漏區(qū)處的導(dǎo)電插塞30用于將電源電壓VDD接入該源區(qū)。第二傳輸晶體管PG2的柵極20處的導(dǎo)電插塞30用于將寫字線信號WWL接入該柵極20，漏區(qū)處的導(dǎo)電插塞30用于將寫位線相反信號WBLB接入該漏區(qū)，源區(qū)處的導(dǎo)電插塞30用于將該源區(qū)與第二上拉PMOS管PU2的源區(qū)處的導(dǎo)電插塞30、第一上拉PMOS管PU1的柵極20處的導(dǎo)電插塞30分別相連。第二下拉NMOS管PD2源區(qū)處的導(dǎo)電插塞30用于將接地電源VSS接入該源區(qū)。第二上拉PMOS管PU2的漏區(qū)處的導(dǎo)電插塞30用于將電源電壓VDD接入該源區(qū)。第四層：連接各導(dǎo)電插塞的金屬互連層40。其中，一處金屬層40將第一傳輸晶體管PG1源區(qū)處的導(dǎo)電插塞30、第一上拉PMOS管PU1的源區(qū)處的導(dǎo)電插塞30、以及第二上拉PMOS管PU2的柵極20處的導(dǎo)電插塞30相連。一處金屬層40將第二傳輸晶體管PG2源區(qū)處的導(dǎo)電插塞30、第二上拉PMOS管PU2的源區(qū)處的導(dǎo)電插塞30、第一上拉PMOS管PU1的柵極20處的導(dǎo)電插塞30分別相連。上述電路版圖的第二層中，一條摻雜多晶硅實現(xiàn)了第一下拉NMOS管PD1與第一上拉PMOS管PU1兩柵極20的相連，另一條實現(xiàn)了第二下拉NMOS管PD2與第二上拉PMOS管PU2兩柵極20的相連。當(dāng)半導(dǎo)體器件關(guān)鍵尺寸較大時，摻雜多晶硅的圖案化采用光刻、干法刻蝕工藝實現(xiàn)。然而，隨著半導(dǎo)體器件集成度提高，關(guān)鍵尺寸逐漸減小。若仍采用光刻、干法刻蝕工藝，為防止圖案化的光刻膠出現(xiàn)崩塌現(xiàn)象，需降低光
刻膠層的厚度。但是，干法刻蝕摻雜多晶硅的工藝中，對圖案化的光刻膠具有一定厚度要求。為解決上述兩者矛盾，行業(yè)內(nèi)一般采用雙層硬掩膜層圖案轉(zhuǎn)移工藝以解決上述問題。對于摻雜多晶硅的干法刻蝕，一般采用圖案化的氮化硅硬掩膜層作為掩膜。實際工藝表明，采用上述兩層硬掩膜層轉(zhuǎn)移圖形過程中，MOS晶體管源、漏之一或兩者均與柵之間經(jīng)常出現(xiàn)漏電問題，嚴(yán)重時會出現(xiàn)短路。
技術(shù)實現(xiàn)思路
本專利技術(shù)解決的問題是如何避免MOS晶體管源、漏與柵之間的漏電以及短路問題。為解決上述問題，本專利技術(shù)提供一種半導(dǎo)體結(jié)構(gòu)的形成方法，包括：提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底內(nèi)形成若干淺溝槽隔離結(jié)構(gòu)，所述淺溝槽隔離結(jié)構(gòu)隔開的半導(dǎo)體襯底為有源區(qū)，所述有源區(qū)的上表面低于淺溝槽隔離結(jié)構(gòu)的頂表面；在所述淺溝槽隔離結(jié)構(gòu)以及有源區(qū)表面自下而上形成一氧化層以及一摻雜多晶硅層；在所述摻雜多晶硅層表面沉積第一硬掩膜層，所述第一硬掩膜層的材質(zhì)為氮化硅，采用臭氧水溶液或氧氣對所述第一硬掩膜層進(jìn)行處理；在處理后的第一硬掩膜層上形成第二硬掩膜層，所述第二硬掩膜層的刻蝕選擇比與所述處理后的第一硬掩膜層的刻蝕選擇比相同；光刻、干法刻蝕對所述第二硬掩膜層進(jìn)行圖案化，以圖案化的第二硬掩膜層為掩膜，干法刻蝕所述第一硬掩膜層以對其圖案化；以圖案化的第一硬掩膜層為掩膜，干法刻蝕所述摻雜多晶硅層以及氧化層以分別形成柵極與柵氧化層，所述柵極與柵氧化層連續(xù)地橫跨若干有源區(qū)以及隔絕相鄰有源區(qū)的淺溝槽隔離結(jié)構(gòu)。可選地，在半導(dǎo)體襯底內(nèi)形成若干淺溝槽隔離結(jié)構(gòu)的方法為：在所述半導(dǎo)體襯底上形成圖案化的第三硬掩膜層，以所述圖案化的第三硬掩膜層為掩膜，干法刻蝕所述半導(dǎo)體襯底形成若干淺溝槽；在所述淺溝槽內(nèi)以及淺溝槽外的第三硬掩膜層上沉積絕緣材質(zhì)，化學(xué)機械研磨去除淺溝槽外多余的絕緣材質(zhì)；所述化學(xué)機械研磨過程中，第三硬掩膜層作為研磨終止層；去除所述第三硬掩膜層以暴露出有源區(qū)。可選地，所述第二硬掩膜層的材質(zhì)為二氧化硅。可選地，所述形成方法還包括：在所述柵極以及有源區(qū)上分別形成導(dǎo)電插塞。可選地，所述柵極的寬度范圍為10nm～90nm。可選地，摻雜多晶硅層的形成方法為邊沉積多晶硅邊原位摻雜，或沉積多晶硅后、進(jìn)行離子注入摻雜。可選地，臭氧水溶液的濃度為5ppm～500ppm，處理時間為5s～10min，處理溫度為20℃～80℃。可選地，氧氣的流量為100mL/min～100000mL/min，溫度為100℃～1000℃，時間為5s～30min。可選地，所述氮化硅采用SiH4與NH3反應(yīng)生成。可選地，所述形成方法還包括：在所述柵極上表面形成金屬硅化物。可選地，在所述有源區(qū)中預(yù)定形成源漏區(qū)的區(qū)域形成∑型凹槽，在所述∑型凹槽內(nèi)外延生長硅鍺材質(zhì)。可選地，所形成的柵極與柵極氧化層為6T SRAM存儲單元中，第一下拉NMOS管與第一上拉PMOS管的柵極與柵極氧化層，或第二下拉NMOS管與第二上拉PMOS管的柵極與柵極氧化層。與現(xiàn)有技術(shù)相比，本專利技術(shù)的技術(shù)方案具有以下優(yōu)點：本專利技術(shù)對氮化硅硬掩膜層上殘留的富硅化合物副產(chǎn)物進(jìn)行處理，使其刻蝕選擇比與上層硬掩膜
層的刻蝕選擇比相同；如此，在對上層硬掩膜層進(jìn)行圖案化時，該富硅化合物也進(jìn)行了去除，避免了氮化硅硬掩膜層轉(zhuǎn)移圖形至摻雜多晶硅以形成柵極過程中，富硅化合物造成摻雜多晶硅殘留，從而避免了該殘留導(dǎo)致的MOS晶體管源、漏與柵之間的漏電以及短路問題。附圖說明圖1所示是現(xiàn)有的一種6管的SRAM存儲單元的電路圖；圖2是圖1中電路的一種集成電路布圖俯視圖；圖3至圖11是本專利技術(shù)一實施例中的半導(dǎo)體結(jié)構(gòu)在不同制作階段的結(jié)構(gòu)示意圖；圖12至圖18是現(xiàn)有技術(shù)中的半導(dǎo)體結(jié)構(gòu)在不同制作階段的結(jié)構(gòu)示意圖。具體實施方式如
技術(shù)介紹
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【技術(shù)保護(hù)點】
一種半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，包括：提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底內(nèi)形成若干淺溝槽隔離結(jié)構(gòu)，所述淺溝槽隔離結(jié)構(gòu)隔開的半導(dǎo)體襯底為有源區(qū)，所述有源區(qū)的上表面低于淺溝槽隔離結(jié)構(gòu)的頂表面；在所述淺溝槽隔離結(jié)構(gòu)以及有源區(qū)表面自下而上形成一氧化層以及一摻雜多晶硅層；在所述摻雜多晶硅層表面沉積第一硬掩膜層，所述第一硬掩膜層的材質(zhì)為氮化硅，采用臭氧水溶液或氧氣對所述第一硬掩膜層進(jìn)行處理；在處理后的第一硬掩膜層上形成第二硬掩膜層，所述第二硬掩膜層的刻蝕選擇比與所述處理后的第一硬掩膜層的刻蝕選擇比相同；光刻、干法刻蝕對所述第二硬掩膜層進(jìn)行圖案化，以圖案化的第二硬掩膜層為掩膜，干法刻蝕所述第一硬掩膜層以對其圖案化；以圖案化的第一硬掩膜層為掩膜，干法刻蝕所述摻雜多晶硅層以及氧化層以分別形成柵極與柵氧化層，所述柵極與柵氧化層連續(xù)地橫跨若干有源區(qū)以及隔絕相鄰有源區(qū)的淺溝槽隔離結(jié)構(gòu)。

【技術(shù)特征摘要】
1.一種半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，包括：提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底內(nèi)形成若干淺溝槽隔離結(jié)構(gòu)，所述淺溝槽隔離結(jié)構(gòu)隔開的半導(dǎo)體襯底為有源區(qū)，所述有源區(qū)的上表面低于淺溝槽隔離結(jié)構(gòu)的頂表面；在所述淺溝槽隔離結(jié)構(gòu)以及有源區(qū)表面自下而上形成一氧化層以及一摻雜多晶硅層；在所述摻雜多晶硅層表面沉積第一硬掩膜層，所述第一硬掩膜層的材質(zhì)為氮化硅，采用臭氧水溶液或氧氣對所述第一硬掩膜層進(jìn)行處理；在處理后的第一硬掩膜層上形成第二硬掩膜層，所述第二硬掩膜層的刻蝕選擇比與所述處理后的第一硬掩膜層的刻蝕選擇比相同；光刻、干法刻蝕對所述第二硬掩膜層進(jìn)行圖案化，以圖案化的第二硬掩膜層為掩膜，干法刻蝕所述第一硬掩膜層以對其圖案化；以圖案化的第一硬掩膜層為掩膜，干法刻蝕所述摻雜多晶硅層以及氧化層以分別形成柵極與柵氧化層，所述柵極與柵氧化層連續(xù)地橫跨若干有源區(qū)以及隔絕相鄰有源區(qū)的淺溝槽隔離結(jié)構(gòu)。2.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，所述第二硬掩膜層的材質(zhì)為二氧化硅。3.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，還包括：在所述柵極以及有源區(qū)上分別形成導(dǎo)電插塞。4.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，所述柵極的寬度范圍為10nm～90nm。5.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，在半導(dǎo)體襯底內(nèi)形成若干淺溝槽隔離結(jié)構(gòu)的方法為：在所述半導(dǎo)體襯底上形成圖案化的第三硬掩膜層，以所述圖案化的第三硬掩膜層為掩膜，干法刻...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：謝志勇，
申請(專利權(quán))人：中芯國際集成電路制造上海有限公司，
類型：發(fā)明
國別省市：上海;31