半導體結構及其制造工藝制造技術

本發明專利技術提供了半導體結構和制造半導體結構的工藝。該工藝開始于在襯底上形成功函金屬層，以及在功函金屬層上方覆蓋硬掩模。形成穿過硬掩模和功函金屬層的溝槽，以及在溝槽中填充隔離結構。

【技術實現步驟摘要】

本專利技術的實施例涉及集成電路器件，更具體地，涉及半導體結構及其制造工藝。
技術介紹
集成電路(IC)的制造已經大大地受到增大形成在半導體器件中的集成電路的密度的需求的驅動。這通常通過實施更積極的設計規則以允許形成更大密度的IC器件來實現。盡管如此，諸如晶體管的IC器件的增大的密度也已經增大了處理具有減小的部件尺寸的半導體器件的復雜度。集成電路中的晶體管通常已經形成有硅柵極氧化物和多晶硅柵電極。隨著部件尺寸不斷減小，期望用高k柵極電介質和金屬柵電極替換硅柵極氧化物和多晶硅柵電極以改進器件性能。具有金屬柵電極(特別是與高介電常數(高k)電介質聯用)的晶體管可以解決諸如多晶硅耗盡和與硅柵極氧化物相關的柵極泄漏的問題。此外，金屬柵極晶體管展示出比摻雜多晶硅低的電阻率。在金屬柵極晶體管的制造工藝中，不斷地需要進一步改進以滿足按比例縮小工藝中的性能需求。
技術實現思路
本專利技術的實施例提供了一種制造半導體結構的工藝，包括：在襯底上形成功函金屬層；在所述功函金屬層上方覆蓋硬掩模；形成穿過所述硬掩模和所述功函金屬層的溝槽；以及在所述溝槽中填充隔離結構。本專利技術的另一實施例提供了一種制造半導體結構的工藝，包括：在襯底上形成高k介電層；在所述高k介電層上形成功函金屬層；在所述功函金屬層上方覆蓋硬掩模；形成溝槽，所述溝槽將所述高k介電層、所述硬掩模和所述功函金屬層分離；在所述溝槽中填充隔離結構；以及去除所述
硬掩模。本專利技術的又一實施例提供了一種半導體結構，包括：多個器件；多個柵極結構，分別設置在所述多個器件上，每個所述柵極結構包括：功函金屬，位于器件上；阻擋層，位于所述功函金屬上；和金屬柵極，位于所述阻擋層上；以及隔離結構，將兩個鄰近的柵極結構分離，并且所述阻擋層延伸至覆蓋和接觸所述隔離結構的側壁。附圖說明當結合附圖進行閱讀時，從以下詳細描述可最佳理解本專利技術的各方面。應該注意，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。圖1A是根據本專利技術的各個實施例的半導體結構。圖1B是根據各個實施例的沿著線AA的圖1A中的半導體結構的截面圖。圖2A至圖2I是根據各個實施例的處于制造的中間階段的沿著線AA的圖1A中的半導體結構的截面圖。圖3是根據一些實施例的制造半導體結構的工藝的流程圖。具體實施方式以下公開內容提供了許多用于實現所提供主題的不同特征的不同實施例或實例。下面描述了組件和布置的具體實例以簡化本專利技術。當然，這些僅僅是實例，而不旨在限制本專利技術。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本專利技術可在各個實例中重復參考標號和/或字符。該重復是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。而且，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空間相對術語，以描述如圖所示
的一個元件或部件與另一個(或另一些)元件或部件的關系。除了圖中所示的方位外，空間相對術語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，而本文使用的空間相對描述符可以同樣地作相應的解釋。通常地，隔離鄰近的柵極結構的方法包括以下步驟。在器件上方沉積由硅基材料形成的層，以及形成穿過該層的溝槽。然后，在溝槽中填充隔離結構以將兩個鄰近的器件分離，并且去除該層。在將兩個鄰近的器件分離之后，沉積功函金屬、阻擋層和金屬柵極以在每個器件上形成柵極結構。由于在功函金屬之前形成隔離結構，所以功函金屬的部分將覆蓋隔離結構的側壁，該部分也稱為不想要的功函金屬。然而，隔離結構和器件之間的距離太小，該不想要的功函金屬可以與覆蓋在器件上的功函金屬合并，并且因此引起用于金屬柵極形成的不足夠的空間。具體地，合并的部件顯著地減小了器件和金屬柵極之間的重疊區域，這減小了器件的性能。隔離鄰近的柵極結構的另一方法包括以下步驟。在器件上依次形成功函層、阻擋層和金屬柵極層，以及形成穿過功函層、阻擋層和金屬柵極層的溝槽。然后在溝槽中填充隔離結構以將功函層、阻擋層和金屬柵極層分離，從而分別在每個器件上形成單獨的柵極結構。然而，當穿過金屬柵極層時控制溝槽的尺寸和輪廓是困難的并且面臨挑戰，并且同時去除鄰近溝槽的層間介電(ILD)層。在這種情況下，減小ILD層的厚度，當實施隨后的CMP工藝時，這可以引起金屬柵極的高度損失。因此，需要提供改進的工藝以隔離鄰近的柵極結構。圖1A是根據本專利技術的各個實施例的半導體結構，并且圖1B是根據各個實施例的沿著線AA的圖1A中的半導體結構的截面圖。在圖1A中，半導體結構100包括襯底110、多個器件120A和120B、多個柵極結構130A和130B以及隔離結構140。在襯底110中制造半導體結構100中的具有功能的器件120A和120B，并且多個柵極結構130A和130B分別設置在多個器件120A和120B上。此外，隔離層112將鄰近的器件120A和120B分離。在一些實施例中，器件120A和120B是如圖1A所示的鰭結構，并且柵極結構130A和130B分別設置在器件120A和120B上且與器件120A和
120B的側壁重疊。在各個實施例中，器件120A和120B是平坦晶體管。襯底110可以是塊狀硅襯底。在一些實施例中，襯底110可以包括元素半導體，包括晶體結構、多晶結構和/或非晶結構的硅或鍺。在各個實施例中，襯底110可以包括化合物半導體，諸如碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦。在各個實施例中，襯底110可以包括合金半導體，諸如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；任何其他合適的材料；和/或它們的組合。在各個實施例中，襯底是絕緣體上硅(SOI)襯底。使用注氧隔離(SIMOX)、晶圓接合和/或其他合適的方法制造SOI襯底，并且示例性絕緣層可以是埋氧層(BOX)。在一些實施例中，隔離層112可以是單層或多層結構。在各個實施例中，隔離層112可以由氧化硅、氮化硅、氮氧化硅、氟摻雜的硅酸鹽玻璃(FSG)、低k介電材料和/或其他合適的絕緣材料形成。在圖1A和圖1B中，柵極結構130A包括位于器件120A上的功函金屬132A、位于功函金屬132A上的阻擋層134A和位于阻擋層134A上的金屬柵極136A。此外，高k電介質150A介于功函金屬132A和器件120A之間。高k電介質150A和柵極結構130A在器件120A上形成HK/MG(高k/金屬柵極)堆疊件。類似地，柵極結構130B包括位于器件120B上的功函金屬132B、位于功函金屬132B上的阻擋層134B和位于阻擋層134B上的金屬柵極136B。而且，高k電介質150B介于功函金屬132B和器件120B之間。高k電介質150A和150B可以包括LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、本文檔來自技高網...

【技術保護點】
一種制造半導體結構的工藝，包括：在襯底上形成功函金屬層；在所述功函金屬層上方覆蓋硬掩模；形成穿過所述硬掩模和所述功函金屬層的溝槽；以及在所述溝槽中填充隔離結構。

【技術特征摘要】
2015.05.28 US 14/724,6761.一種制造半導體結構的工藝，包括：在襯底上形成功函金屬層；在所述功函金屬層上方覆蓋硬掩模；形成穿過所述硬掩模和所述功函金屬層的溝槽；以及在所述溝槽中填充隔離結構。2.根據權利要求1所述的工藝，其中，所述硬掩模包括硅、氧化硅、氮化硅、旋涂玻璃或它們的組合。3.根據權利要求1所述的工藝，其中，形成穿過所述硬掩模和所述功函金屬層的溝槽包括：在所述硬掩模上形成光刻膠；圖案化所述光刻膠以形成暴露所述硬掩模的開口；去除暴露于所述開口中的所述硬掩模；以及去除暴露于所述開口中的所述功函金屬層。4.根據權利要求1所述的工藝，其中，使用可流動化學汽相沉積在所述溝槽中填充所述隔離結構。5.根據權利要求1所述的工藝，其中，所述隔離結構包括氧化硅、氮化硅、旋涂玻璃或它們的組合。6.根據權利要求1所述的工藝，還包括：去除所述硬掩模...

【專利技術屬性】
技術研發人員：陳逸仁，梁春昇，王淑慧，張世勛，江欣哲，
申請(專利權)人：臺灣積體電路制造股份有限公司，
類型：發明
國別省市：中國臺灣;71