基于延時調(diào)相電路的DC/DC控制器制造技術

本發(fā)明專利技術公開了一種基于延時調(diào)相電路的DC/DC控制器。由時鐘生成電路、脈寬發(fā)生電路、延時調(diào)相電路和或選通電路組成。其中時鐘生成電路對輸入時鐘信號倍頻后產(chǎn)生基礎時鐘信號輸入到脈沖發(fā)生電路，同時對基礎時鐘信號進行延時產(chǎn)生延時時鐘信號輸入到延時調(diào)相電路。脈寬發(fā)生電路產(chǎn)生粗調(diào)脈寬信號輸入到延時調(diào)相電路和或選通電路。延時調(diào)相電路實現(xiàn)對粗調(diào)脈寬信號延時產(chǎn)生8路延時脈寬信號，并輸入到或選通電路。由或選通電路選擇1路對應的延時脈寬信號，然后與粗調(diào)脈寬信號通過或門輸出最終的DC/DC控制信號。本發(fā)明專利技術通過延時調(diào)相電路實現(xiàn)對脈寬粗調(diào)信號的精確時延，在基礎時鐘信號不變的條件下提高了DC/DC控制信號的占空比分辨率，具有較強的準確性、通用性以及適用性。

【技術實現(xiàn)步驟摘要】

本專利技術屬于電子
，具體涉及一種DC/DC控制電路。
技術介紹
脈寬調(diào)制（PWM）型DC/DC變換器廣泛應用于照相機、攝像機、PDA、手提電腦等便攜式電子產(chǎn)品中。PWM型DC/DC變換器有模擬和數(shù)字兩種架構。模擬架構的產(chǎn)品面積小、功耗低，占市場的主流，但其對噪聲很敏感；而數(shù)字設計架構可擴展性好，穩(wěn)定性高，對外界的噪聲相對不敏感，正好可以彌補模擬架構的缺點。從DC/DC變換器的發(fā)展需求看，數(shù)字化控制技術是必須的。目前數(shù)字架構DC/DC的設計中，普遍存在PWM信號占空比的分辨率難以提高的缺點。在文章“基于FPGA的高精度數(shù)字PWM DC/DC控制器設計”中，提出了一種采用現(xiàn)場可編程門陣列（FPGA）實現(xiàn)數(shù)字化高精度PWM型DC/DC的方案，該方案主要由A/D轉(zhuǎn)換模塊、PID控制模塊和DPWM（數(shù)字脈寬調(diào)制）模塊組成，并且最終仿真結(jié)果表明數(shù)字PWM到達8位分辨率，1MHz的輸出頻率。但是該方案存在以下缺點：隨著基礎時鐘頻率的提高，該方案不能達到預期要求，并且基礎時鐘分辨率不變時，調(diào)制精度無法提高，只是調(diào)制精度較低。另外設計方案較為復雜，設計工藝要求較高，成本較為昂貴。而基于延時調(diào)相電路的DC/DC控制器電路采用傳統(tǒng)的DC/DC控制結(jié)構，由高位確定粗調(diào)的脈沖占空比。而由延時鏈結(jié)構構成的延時調(diào)相電路使用由二進制數(shù)組的低位細調(diào)占空比，能夠?qū)崿F(xiàn)更高精度的分辨率。
技術實現(xiàn)思路
本專利技術的目的是提供一種通過DC/DC控制器實現(xiàn)高分辨率的數(shù)字脈沖寬度調(diào)制器，在基礎時鐘分辨率不變時將調(diào)制精度提高8倍。本專利技術的技術方案如下：一種基于延時調(diào)相電路的DC/DC控制器，由脈沖發(fā)生電路實現(xiàn)信號的粗調(diào)，并輸出粗調(diào)脈寬信號；由延時調(diào)相電路對粗調(diào)脈寬信號進行不同相位的時延，提高調(diào)制分辨率；在異步信號生成電路由選擇器選擇一路相應的延時脈寬信號，與粗調(diào)脈寬信號通過或門輸出最終的DC/DC控制信號；脈寬發(fā)生電路和延時調(diào)相電路的基礎時鐘信號由時鐘生成電路生成。時鐘生成電路由倍頻器和兩個數(shù)字時鐘管理器組成，倍頻器對輸入時鐘信號進行倍頻得到所需的基礎時鐘信號，兩個數(shù)字時鐘管理器則對基礎時鐘信號進行相位延時，得到4路延時時鐘信號；脈寬發(fā)生電路由脈寬發(fā)生器組成，脈寬發(fā)生器實現(xiàn)對基礎時鐘信號進行計數(shù)的功能，對基礎時鐘信號完成計數(shù)后產(chǎn)生粗調(diào)脈寬信號；延時調(diào)相電路由8個D觸發(fā)器構成。D觸發(fā)器的作用是在延時時鐘信號的控制下對粗調(diào)脈寬信號進行延時調(diào)相，生成8路相鄰相位相差45°的延時脈寬信號，相當于對基礎時鐘信號進行了8分頻，提高DC/DC控制器的精度；或選通電路由選擇器和或門組成。由輸入數(shù)組的低3位dc（2:0）控制選擇器從8路延時脈寬信號中選擇對應的1路延時脈寬信號，該延時脈寬信號相對于粗調(diào)脈寬信號的延時時間為（dc（2:0）*T）/8。然后由或門將粗調(diào)脈寬信號的上升沿和延時脈寬信號的下降沿分別作為DC/DC控制信號的上升沿和下降沿（或門可由查找表LUT（Look-Up-Table）實現(xiàn)），從而得到最終的DC/DC控制信號，最終得到的DC/DC控制信號高電平的持續(xù)時間為（dc（2:0）*T）/8+dc（10:3）*T，從而該DC/DC控制信號的占空比分辨率提高了8倍。本專利技術與現(xiàn)有技術相比，其顯著優(yōu)點為：本專利技術通過延時調(diào)相電路實現(xiàn)對脈寬粗調(diào)信號的精確時延，在基礎時鐘信號不變的條件下提高了DC/DC控制信號的占空比分辨率，具有較強的準確性、通用性以及適用性。附圖說明圖1是基于延時調(diào)相電路的DC/DC控制電路總體結(jié)構。圖2是時鐘生成電路。圖3是脈寬發(fā)生電路。圖4是延時調(diào)相電路。圖5是或選通電路。圖6是LUT單元查找表。圖7是脈寬發(fā)生電路輸出波形。圖8是延時調(diào)相電路輸出波形。圖9是DC/DC控制信號波形。具體實施方式下面參照附圖對本專利技術作進一步詳細說明。本專利技術提供一種基于延時調(diào)相電路的DC/DC控制器，如圖1所示，該調(diào)制器由時鐘生成電路、延時調(diào)相電路、脈寬發(fā)生電路和或選通電路組成。四個電路具體的電路圖如圖2至圖5所示。首先將輸入11位數(shù)組dc（10:0）分為高8位dc（10:3）和低3位dc（2:0）。在圖2所示的時鐘生成電路中，DCM×4是4倍的頻率倍頻器，DCM0和DCM1分別是兩個數(shù)字時鐘管理器，其中DCM0和DCM1的相位相差45°。CLK信號為輸入時鐘信號，其頻率為50MHz。CLK時鐘信號經(jīng)過DCM×4倍頻器擴頻后，得到頻率為200MHz的基礎時鐘信號CK。CK信號經(jīng)過DCM0和DCM1兩個基本單元后得到CK0、CK1、CK2和CK3四路延時時鐘信號，其相位依次為0°、45°、90°和135°。并且將CK0、CK1、CK2和CK3四路延時時鐘信號分別送入延時調(diào)相電路的D觸發(fā)器中。在如圖3所示的脈寬發(fā)生電路中，由輸入數(shù)組的高8位dc（10:3）控制脈寬發(fā)生器產(chǎn)生一個高電平的粗調(diào)脈寬信號，即粗調(diào)脈寬信號高電平的持續(xù)時間為dc（10:3）*T（假設基礎時鐘信號周期為T），從而實現(xiàn)了粗調(diào)脈寬。得到如圖7所示的粗調(diào)脈寬信號。在如圖4所示的延時調(diào)相電路中，粗調(diào)脈寬信號在延時時鐘信號CK0、CK1、CK2、CK3的控制下經(jīng)過四個D觸發(fā)器后，得到相位依次相差45°的信號CLR0、CLR1、CLR2、CLR3，CLR0、CLR1、CLR2和CLR3再分別經(jīng)過4個D觸發(fā)器得到與之信號相位相差180°的信號CLR4、CLR5、CLR6和CLR7。最終CLR0、CLR1、CLR2、CLR3、 CLR4、CLR5、CLR6和CLR7之間相位依次相差45°，即延時相位分別為0°、45°、90°、135°、180°、225°、270°、315°（如圖8所示），得到了8路延時脈寬信號，實現(xiàn)了對基礎時鐘信號的八分頻，從而將該調(diào)制器的精度提高了8倍。然后將CLR0、CLR1、CLR2、CLR3、 CLR4、CLR5、CLR6和CLR7信號送至或選通電路中。在如圖5所示的或選通電路中，LUT單元即為或門，其功能可以在FPGA中的查找表實現(xiàn)，其遵循的查找表如圖6所示，故選擇在A0、A1端輸入SET、RESET信號，A2、A3端選擇輸入0。在選擇器中由低三位dc（2:0）選擇1路對應的延時脈寬信號（即圖8所示的RESET信號），與粗調(diào)脈寬信號（即圖8所示的SET信號）經(jīng)過或門最終得到DC/DC控制信號。最終得到的DC/DC控制信號高電平的持續(xù)時間為（dc（2:0）*T）/8+dc（10:3）*T（假設基礎時鐘信號周期為T），從而該DC/DC控制信號的占空比分辨率提高了8倍。本文檔來自技高網(wǎng)...

【技術保護點】
一種基于延時調(diào)相電路的DC/DC控制器,其特征在于：包括時鐘生成電路、脈寬發(fā)生電路、延時調(diào)相電路和或選通電路；其中，時鐘生成電路對輸入時鐘信號倍頻后產(chǎn)生基礎時鐘信號輸入到脈寬發(fā)生電路，基礎時鐘信號經(jīng)過兩個數(shù)字時鐘管理器進行延時后產(chǎn)生延時時鐘信號，輸入到延時調(diào)相電路；在脈寬發(fā)生電路中，由脈寬發(fā)生器實現(xiàn)對基礎時鐘信號進行計數(shù)的功能，從而實現(xiàn)粗調(diào)脈寬，同時產(chǎn)生粗調(diào)脈寬信號輸入到延時調(diào)相電路和或選通電路；延時調(diào)相電路對粗調(diào)脈寬信號進行延時產(chǎn)生8路延時脈寬信號，并將8路延時脈寬信號輸入到或選通電路，由或選通電路選擇1路對應的延時脈寬信號，再與粗調(diào)脈寬信號通過或門后輸出最終的DC/DC控制信號。

【技術特征摘要】
1.一種基于延時調(diào)相電路的DC/DC控制器,其特征在于：包括時鐘生成電路、脈寬發(fā)生電路、延時調(diào)相電路和或選通電路；其中，時鐘生成電路對輸入時鐘信號倍頻后產(chǎn)生基礎時鐘信號輸入到脈寬發(fā)生電路，基礎時鐘信號經(jīng)過兩個數(shù)字時鐘管理器進行延時后產(chǎn)生延時時鐘信號，輸入到延時調(diào)相電路；在脈寬發(fā)生電路中，由脈寬發(fā)生器實現(xiàn)對基礎時鐘信號進行計數(shù)的功能，從而實現(xiàn)粗調(diào)脈寬，同時產(chǎn)生粗調(diào)脈寬信號輸入到延時調(diào)相電路和或選通電路；延時調(diào)相電路對粗調(diào)脈寬信號進行延時產(chǎn)生8路延時脈寬信號，并將8路延時脈寬信號輸入到或選通電路，由或選通電路選擇1路對應的延時脈寬信號，再與粗調(diào)脈寬信號通過或門后輸出最終的DC/DC控制信號。2.根據(jù)權利要求1所述的基于延時調(diào)相電路的DC/DC控制器，其特征在于：延時調(diào)相電路由8個D觸發(fā)器組成，由4路延時時鐘信號控制粗調(diào)脈寬信號分別進行0°和180°的相位延時，從而產(chǎn)生8路延時脈寬信號，實現(xiàn)粗調(diào)脈寬信號相位的精確延時。3.根據(jù)權利要求1所述的基于延時調(diào)相電路的DC/DC控制器，其特征在于：粗調(diào)脈寬信號和延時時鐘信號在經(jīng)過延時調(diào)相電路后得到8路延時脈寬信號，其中相鄰延時脈寬信號之間的相位差為45°，即延時脈寬信號相位依次為0°、45°、90°，135°...

【專利技術屬性】
技術研發(fā)人員：胡文，匡鑫，齊全，胡姍姍，莊珊娜，袁效鵬，張巍巍，陳悅，陸曉明，
申請(專利權)人：南京航空航天大學，南京弘順思諾電力科技有限公司，
類型：發(fā)明
國別省市：江蘇;32