用無邊界接觸技術制造集成電子器件尤其是CMOS器件的方法技術

本公開涉及用無邊界接觸技術制造集成電子器件尤其是CMOS器件的方法。為了制造集成電子器件(5)，第一材料的保護層(20)形成在具有不平坦表面(6)的主體(3,6)上方；第二材料的介電層(22)形成在保護層上方，第二材料相對于第一材料可被選擇性地蝕刻；第三材料的中間層(23)形成在第一介電層上方，第三材料相對于第二材料可被選擇性地蝕刻；第四材料的第二介電層(24)形成在中間層上方，第四材料相對于第三材料可被選擇性地蝕刻；通孔(35)形成為穿過第二介電層、中間層、第一介電層和保護層；以及導電材料的電接觸件(4)形成在通孔中。

【技術實現步驟摘要】

本專利技術涉及用無邊界接觸技術制造集成電子器件，尤其是CMOS器件的方法。
技術介紹
如所知道的，在電子部件(尤其是非常小尺寸的CMOS器件，諸如柵極寬度小于0.18μm的器件)的制造中，頻繁使用無邊界(borderless)接觸技術。該技術包括在操作區域上方沉積通常為氮化硅的保護層(其還用作蝕刻停止)，并且在沉積被平面化的金屬前介電層(例如，USG(非摻雜硅玻璃)和BPSG(硼磷硅玻璃))之前擴散器件。因此，通過在介電層中和保護層中形成通孔然后沉積互連導電層來獲取穿過絕緣層的接觸件。具體地，通過使用光刻膠掩膜順次且選擇性地首先蝕刻介電層，蝕刻自動停止在保護層上，然后蝕刻保護層來形成通孔(例如，參見US 6890815)。盡管被廣泛使用，但所描述的方法不總是最佳的。實際上，如果集成器件不是平面的而是突出或凹陷結構和區域，則襯底的表面具有不可忽略的層級差異，因此介電層在各個區域中具有明顯不同的厚度；即，在襯底的突出區域較薄且在凹陷區域較厚。在一些情況下，介電層的厚度差甚至可以相當可觀，從200nm至甚至2μm。于是，蝕刻介電質的較厚區域比較厚區域需要更多的時間。因此，為了確保較厚區域中介電層的完全去除，即使在完全局部去除之后在薄區域中繼續介電質的蝕刻。在這些區域中，如果現有的層級差異較大，例如大于300nm，盡管相對于氮化物對介電質具有蝕刻選擇性，但保護層仍然會受到損傷。這種損傷是不利地，在這些區域中，在用于完成接觸件的通孔的隨后蝕刻保護層期間，會發生下方區域不期望的過蝕刻，這導致最終器件的電特性的劣化，例如由于場氧化物的過度蝕刻而導致部件的各個區域的短路。上述問題尤其困擾新摩爾定律器件，其特征在于柵極寬度小于0.18μm，有時利用結構的三維以盡可能地減小尺寸。通常，所討論的問題還會困擾其他器件，其由于缺乏金屬前介電層下方的多個結構的平坦型，所以具有不同厚度的介電層。為了解決該問題，已知將保護層的厚度增加使其在介電層的蝕刻期間不被顯著去除的值，甚至在介電層較薄的區域中。然而，增加保護層的厚度是不利的并且至今為止是不期望的，因為該層的厚度影響器件的電特性。事實上，氮化物保護層的厚度確定MOS晶體管的柵極區域上的應力，影響其電特性。另一方面，修改電部件以限制這種影響不是總可以的并且任何情況下都是成本較高的。
技術實現思路
本專利技術的目的在于提供一種克服現有技術缺陷的制造方法。根據本專利技術，提供了一種分別根據權利要求1和9限定的用于制造集成電子器件的方法以及由此獲得的微集成電子器件。根據一個實施例，在接觸件具有不同層級的器件中，介電層被劃分為兩個部分：第一(底)層，位于保護層上方，其不是平整的；以及第二(頂)層，其是平整的以具有平坦表面。在第一和第二介電層之間插入中間層，其中中間層具有不同材料且相對于第一和第二介電層(它們彼此相同)具有不同的蝕刻選擇性。中間層(例如，氮化硅)具有與襯底上的層級差異相關的厚度。用于限定接觸件的蝕刻方法具有各種步驟。初始地，以相對于中間層的材料具有選擇性的方式來蝕刻第二介電層。蝕刻自動終止于中間層。由于厚度差異而導致中間層的可能過蝕刻不會產生問題，因為對其的可能損傷對最終的器件不具有影響。然后，進行中間層
的蝕刻、第一介電層的蝕刻以及隨后保護層的蝕刻。由此執行這些底層的蝕刻而不產生任何問題，因為它們具有均勻的厚度。以這種方式，中間層的厚度能夠補償由于平面化介電層(第二介電層)的差異厚度而引起的各種理論蝕刻時間。中間層、第一介電層和保護層的后續蝕刻可以在均勻的厚度上進行，因此不存在過蝕刻的任何風險。附圖說明為了更好地理解本專利技術，現在僅參照附圖通過非限制實例描述優選實施例，其中：圖1至圖5示出了集成電子器件的順序制造步驟中穿過晶圓截取的截面。具體實施方式圖1示出了集成電子部件5(這里為CMOS晶體管，其具有使用無邊界接觸解決方案的絕緣柵區域6)的半導體材料的晶圓1。在該圖中，各個區域沒有按比例繪制。晶圓1包括襯底3(例如，硅)，其可以設置有硅化物部分(未示出)并具有不平坦的頂面4。金屬前絕緣結構10在襯底3上方延伸。襯底3容納操作區域(未示出，例如注入和/或擴散)以及可能的絕緣區域(也未示出)，它們與絕緣柵區域6一起形成CMOS晶體管5。如所提到的，襯底3的頂面4是不平坦的并具有處于不同層級的區域。詳細地，在所示實例中，頂面4包括第一部分15，其處于第一層級L1(例如，相對于襯底3的底面11進行測量)在絕緣柵區域6下方延伸。襯底3的頂面4的第二部分16被布置為在第一表面部分15旁邊，經由圓角部分17與其接合，并且被布置為處于低于第一層級L1的第二層級L2。于是，在第一層級L1和第二層級L2之間存在層級差異ΔL，其通常在200nm和2μm之間，例如300nm。通過絕緣柵區域6的頂面形成又一層級差異(從金屬前絕緣結構10可以看出)。該層級差異(在平坦結構中可忽略)由于通常小于250nm，這里將其增加至層級差異ΔL，進一步增加了與金屬前絕緣結構10的頂面的最小距離處的接觸點與最大距離處的接觸點(這里為襯底3的頂面4的第二部分16)之間的垂直距離。金屬前絕緣結構10包括直接形成在表面4上的堆疊層，包括保護層20、第一絕緣層22、中間層23和第二絕緣層24。保護層20以共形方式沉積在表面4上并由此跟隨層級差異。其通常為氮化硅，例如使用LPCVD(低壓化學氣相沉積)技術來沉積，其通常具有小于100nm(例如20nn)的近似均勻的厚度。第一絕緣層22通常為氧化硅，例如使用LPCVD技術或APCVD(大氣壓化學氣相沉積)技術沉積的USG(未摻雜硅玻璃)或BPSG(硼-磷硅玻璃)。此外，第一絕緣層22具有近似均勻的厚度，并且其厚度可以選擇具有足夠的自由度，例如其可以在200和400nm之間。中間層23通常為氮化硅或者一些其他材料，其可以相對于第一絕緣層22的材料選擇性地被蝕刻；例如其可以為氮氧化物。中間層23例如使用LPCVD技術來沉積，并且具有近似均勻的厚度，其被設計為用作蝕刻停止(如以下詳細解釋的)。例如，中間層23的厚度可以包括在10和400nm之間，尤其在20和100nm之間。第二絕緣層24通常為使用LPCVD技術或APCVD技術沉積的USG或BOSG。在沉積該層之后，例如經由CMP(化學機械拋光)對其進行平面化，使其頂面25基本平坦并且平行于襯底3的底面11。例如，在平面化之后，第二絕緣層24可以在第一表面部分15上方具有最小厚度，包括在100和800nm之間。掩膜30(例如，光刻膠掩膜(圖2))光刻地形成在圖1的結構上。掩膜30覆蓋金屬前絕緣結構10的頂面25并具有開口31，其中
將提供用于接觸件的通孔。然后，例如使用BCl3來執行第一等離子體蝕刻，使得選擇性地去除開口31下方的第二絕緣層24的部分。即使上述蝕刻對中間層23的材料具有非常大的選擇性，但層級差ΔL的存在會引起中間層23的過蝕刻，尤其在第一表面部分15上方，其中第二絕緣層24較薄。然而，基于估計的過蝕刻研究中間層23的厚度以不被完全去除。然后(圖3)，適當保持掩膜30，執行中間層23的第二等離子體蝕刻。由于相對于第一介電層22的材料的蝕刻選擇性以及還由于第二蝕刻在所有點中去除中間層23的材料的近似均勻本文檔來自技高網...

【技術保護點】
一種用于制造集成電子器件(5)的方法，包括：在具有不平坦表面(6)的主體(3,6)上形成第一材料的保護層(20)；在所述保護層上形成第二材料的第一介電層(22)，所述第二材料相對于所述第一材料是選擇性地可蝕刻的；在所述第一介電層上形成第三材料的中間層(23)，所述第三材料相對于所述第二材料是選擇性地可蝕刻的；在所述中間層上形成第四材料的第二介電層(24)，所述第四材料相對于所述第三材料是選擇性地可蝕刻的；形成穿過所述第二介電層、所述中間層、所述第一介電層和所述保護層的通孔(35)；以及在所述通孔中形成導電材料的電接觸件(40)。

【技術特征摘要】
2015.05.29 IT 1020150000194551.一種用于制造集成電子器件(5)的方法，包括：在具有不平坦表面(6)的主體(3,6)上形成第一材料的保護層(20)；在所述保護層上形成第二材料的第一介電層(22)，所述第二材料相對于所述第一材料是選擇性地可蝕刻的；在所述第一介電層上形成第三材料的中間層(23)，所述第三材料相對于所述第二材料是選擇性地可蝕刻的；在所述中間層上形成第四材料的第二介電層(24)，所述第四材料相對于所述第三材料是選擇性地可蝕刻的；形成穿過所述第二介電層、所述中間層、所述第一介電層和所述保護層的通孔(35)；以及在所述通孔中形成導電材料的電接觸件(40)。2.根據權利要求1所述的方法，其中所述集成電子器件(5)是MOS晶體管。3.根據權利要求1或2所述的方法，其中所述第一材料和所述第三材料是在氮化硅和氮氧化物之間選擇的，并且所述第二材料和所述第四材料是氧化硅。4.根據前述權利要求中任一項所述的方法，其中所述保護層(20)是無邊界接觸保護層。5.根據權利要求4所述的方法，其中所述中間層(23)具有被包括在10和400nm之間的厚度，例如在20和100nm之間。6.根據前述權利要求中任一項所述的方法，其中形成通孔(35)包括：提供具有開口(31)的接觸掩膜(30)；選擇性地去除所述第二介電層(24)向下到達所述中間層(23)；選擇性地去除所述中間層向下到達所述第一介電層(22)；以及選擇性地去除所述第一介電層向下到達所述主體(3,6)...

【專利技術屬性】
技術研發人員：S·保利洛，G·塔利亞布埃，S·D·馬里亞尼，
申請(專利權)人：意法半導體股份有限公司，
類型：發明
國別省市：意大利;IT