非易失性存儲器設備和具有應力減小的相應操作方法技術

一種非易失性存儲器設備(20)，被提供有：存儲器陣列(22)，所述存儲器陣列(22)包括布置成行和列的存儲器單元(1)，每個單元具有相應電流傳導區(4、5)和控制柵極區(8)，并且同一行的存儲器單元(1)的控制柵極區(8)被耦合到控制柵極端子(CG)并被偏置在相應控制柵極電壓(VCG)；以及控制柵極解碼器(26)，其用于根據將對存儲器單元執行的操作，選擇各行的控制柵極區并且將其偏置在相應控制電壓(VCG)。存儲器單元的電流傳導區被布置在同一塊體阱(24)內，并且控制柵極解碼器(26)具有多個(N)驅動塊(30)，所述多個驅動塊中每個驅動塊向所述陣列的相應多個(M)行提供控制柵極電壓，并且所述多個驅動塊被提供于相互分離且不同的相應偏置阱(31)中。

【技術實現步驟摘要】

本專利技術涉及非易失性存儲器設備以及具有應力減小的相應操作方法。
技術介紹
非易失性存儲器是已知的，例如閃速存儲器，其中通過在存儲器陣列被集成在其中的襯墊的塊體上施加高偏壓，特別地以便實現所謂的Fowler-Nordheim隧道效應來執行擦除操作。在頁面模式閃速存儲器的情況下，可以進一步“按頁”來執行擦除操作，即涉及到陣列的同一行的所有存儲器單元(memory cell)；在下文中，將對這種情況進行參考，但這并不暗示喪失任何一般性。圖1以示例的方式示出了存儲器單元1的晶體管結構，所述存儲器單元1屬于閃速型非易失性存儲器設備(其在這里并未示出)的存儲器陣列。存儲器單元1在半導體材料的襯底2中提供，例如具有N型摻雜，該襯底2具有頂面2a；在襯底2中提供有阱3，在本示例中，具有P型摻雜，該阱3定義存儲器單元1的塊體bulk(B)。存儲器單元1包括：源極區(S)4和漏極區(D)5，其被設計成定義晶體管的電流傳導端子，并且其兩者都是在阱3內提供，具有相反的摻雜，在本示例中是N型的；浮柵區(FG)6，設定在襯底2的頂面2a之上并通過隧道氧化物區7與后者襯底；以及控制柵極區(CG)8，其被設計成定義晶體管的控制端子CG并被設置在浮柵區6之上且通過柵極氧化物區9與浮柵區分離。在操作期間，存儲在存儲器單元1中的數據是基于存儲在浮柵區6中的電荷QFG，并且存儲器單元1的擦除要求通過從該浮柵區5提取電子來去除電荷QFG。通過在被連接到阱3的存儲器單元1的塊體端子B與被連接到控制柵極區8的存儲器單元1的控制柵極端子CG之間施加高電場，來獲得上述的電子提取，從而通過隧道氧化物區7激活Fowler-Nordheim隧道效應，并確定電子通過該隧道氧化物區7的遷移。特別地，通過在控制柵極端子CG與塊體端子B之間施加高電位差，來生成擦除操作所需的高電場。在可能的實施方式中，控制柵極端子CG具有被設定于負高壓值-HV(例如-10V)的控制電壓VCG，并且塊體端子B具有被設定于正高壓值+HV(例如+10V)的塊體電壓VB。以在本文中并未詳細地描述的已知方式，由被耦合到存儲器陣列的適當解碼電路(包括MOSFET)來產生偏壓。如圖2A中所示(其示出了存儲器單元的漏極至源極電流IDS對比柵極至源極電壓VGS的圖示)，在擦除操作之后，存儲在浮柵區6中的電荷QFG經歷減少，從第一(負)值QFG'(存儲器單元1處于已編程狀態)變化至第二值，其在本示例中為零或正的QFG\，指示存儲器單元1的“已擦除”狀態；在擦除操作之后，發生閾值電壓(一般地用Vth指定)的相應減小。在給定塊體端子B的高偏壓的情況下，上文所述的存儲器單元1的操作可以在與存儲器單元1共享同一塊體的存儲器單元中導致相當大程度的應力。此外，即使存儲器設備中的晶體管(例如，上述解碼電路中的MOSFET)具有高壓特性(例如，其具有適當厚度的柵極氧化物和適當幾何尺寸)，他們也不能在不經歷損壞或故障的情況下耐受其自己的柵極、源極和漏極端子之間的最大電壓。在已知閃存解決方案中，電壓的此最大值是例如10V(即，其等于高壓值HV)。當存儲器單元1被選擇用于擦除時(通過使控制電壓VCG達到負高壓值-HV，在本示例中為-10V，并且使塊體電壓VB達到正高壓值+HV，在本示例中為+10V)，尚未被選擇的其它存儲器單元1的控制柵極端子可能并未由同一解碼電路(且被相同MOSFET)驅動至高于0V的電壓，以便在晶體管的端子之間產生高于高壓HV(其表示可耐受的最大電壓)的電壓差。因此，在未被選擇的存儲器單元1中，由于在控制柵極端子(被設定為例如0V)與塊體端子(在本示例中被設定為+10V)之間存在的在本示例中為+10V的高壓而發生了電荷損耗的不期望現象，即所謂的“軟擦除”。如圖2B中所示，擦除操作因此必然伴有在用短劃線表示的同樣是未被選擇存儲器單元1的浮柵區6中存儲的電荷QFG減少至包括在第一值QFG'與第二值QFG\之間的值QFG。已編程存儲器單元因此為了防止存儲數據的任何損失而要求周期性刷新操作，刷新頻率取決于在其它行上執行的擦除周期的數目，在其期間所述存儲器單元1仍未被選擇。可以通過應用以下表達式，來將作用于未被選擇存儲器單元1上的軟擦除應力量化：應力＝N·R·Ter其中，N是擦除周期的數目，R是在擦除周期中涉及到的行數，并且Ter是擦除脈沖的持續時間。為了減小一般地被定義為“塊體應力”的此應力，已知的非易失性存儲器解決方案設想將存儲器陣列劃分成許多扇區(所謂的“扇區化”)，其中每一扇區具有其自己的絕緣塊體阱(在先前所示的示例中，該絕緣塊體阱具有P型摻雜)。這樣，在每個扇區中，在擦除期間發生的應力僅影響被關聯到屬于該扇區本身的行Rsec的存儲器單元(Rsec＜R)。圖3示出被劃分成在物理上不同且在電學上被相互絕緣的多個扇區12的例如閃速型的非易失性存儲器設備10的已知解決方案。每個扇區12包括自己的塊體阱14，所述塊體阱在N型的襯底2內提供，并且具有相反的摻雜類型(在本示例中，為P型摻雜)。各個塊體阱14被相互絕緣。作為替換，可以在被掩埋在襯底2中的具有N型的相反摻雜的阱內提供塊體阱14。每個扇區12還包括：相應的多行存儲器單元1(在這里示意性地表示)，所述存儲器單元1具有在相應塊體阱14內提供的源極和漏極區(在這里未示出)，并卻被布置成行(字線WL)和列(位線BL)；以及相應的本地控制柵極解碼器16。特別地，同一行的存儲器單元1的控制柵極端子CG被偏置在相同的控制柵極電壓VCG，并且本地控制柵極解碼器16被配置成適當地選擇各個行的存儲器單元1的控制柵極端子CG，并將其偏置在控制電壓VCG的相應值，以使得能夠在存儲器陣列中實現編程、讀取以及擦除操作。本地控制柵極解碼器16相互不同并分離，并且提供于存儲器陣列的相應扇區12中。每個扇區12還包括相應本地位線解碼器18，其在這里示意性地示出，被配置成選擇同一列的存儲器單元1的漏極端子所連接到的本地位線BL并適當地對其進行偏置。用已知方式(在本文中并未詳細地描述)，本地位線解碼器18包括適當的選擇晶體管19(在圖3中示意性地示出)，其被由非易失性存儲器設備10(在這里未示出)的控制器供應的整體地由SL指定的選擇信號控制，并被設計成將本地位線BL耦合到存儲器陣列的全局位線(所謂的“主位線”)，所述全局位線由MBL指定，且對于各種扇區12而言是公共的。然而，如已經指出的那樣，使得能夠減小由于擦除操作而引起的存儲器單元1中的應力的存儲器陣列的這種扇區化具有某些缺點。特別地，由于需要將各種塊體阱14相互分離并進一步以不同且分離的方式提供用于行解碼和偏置以及用于列解碼和偏置的相應電路，扇區化必然伴有非易失性存儲器設備10的面積占用的相當大的增加。因此要求在扇區12的數目(并因此被關聯至每個扇區12的行數)與期望的塊體應力減小之間達到折中。例如，已知的解決方案設想針對1MB存儲器，提供八個120KB扇區(或四個256KB扇區)，每個扇區的行數等于512。很明顯，隨著每個扇區12中的行數增加(以防止面積的過度增加)，在所選行經受擦除時由于涉及扇區12內的所有未被選擇行的擦除操作所引起的殘余塊體應力增加。因此，必須在任何情況下設想在擦除操作之后的存儲器單元1的各行的刷新本文檔來自技高網...

【技術保護點】
一種非易失性存儲器設備(20)，包括：存儲器陣列(22)，所述存儲器陣列(22)包括布置成行和列的存儲器單元(1)，每個存儲器單元(1)被提供有相應電流傳導區(4、5)和控制柵極區(8)，并且同一行的存儲器單元(1)的所述控制柵極區(8)被耦合到控制柵極端子(CG)并被偏置在相應控制柵極電壓(VCG)；以及控制柵極解碼器(26)，所述控制柵極解碼器(26)被配置成根據將對所述存儲器單元(1)執行的操作，選擇存儲器陣列(22)的各行存儲器單元(1)的所述控制柵極區(8)以及相應控制柵極端子(CG)并將其偏置在相應各控制電壓(VCG)，其特征在于，所述存儲器陣列(22)的存儲器單元(1)的電流傳導區(4、5)被布置在同一塊體阱(24)內，所述塊體阱(24)被設計成被偏置在塊體電壓(VB)，并且所述控制柵極解碼器(26)包括多個(N)驅動塊(30)，所述驅動塊(30)被設計成向所述存儲器陣列(22)的相應多個(M)行提供所述控制柵極電壓(VCG)，并且被提供于相互分離且不同的相應偏置阱(31)中。

【技術特征摘要】
2015.05.27 IT 1020150000183931.一種非易失性存儲器設備(20)，包括：存儲器陣列(22)，所述存儲器陣列(22)包括布置成行和列的存儲器單元(1)，每個存儲器單元(1)被提供有相應電流傳導區(4、5)和控制柵極區(8)，并且同一行的存儲器單元(1)的所述控制柵極區(8)被耦合到控制柵極端子(CG)并被偏置在相應控制柵極電壓(VCG)；以及控制柵極解碼器(26)，所述控制柵極解碼器(26)被配置成根據將對所述存儲器單元(1)執行的操作，選擇存儲器陣列(22)的各行存儲器單元(1)的所述控制柵極區(8)以及相應控制柵極端子(CG)并將其偏置在相應各控制電壓(VCG)，其特征在于，所述存儲器陣列(22)的存儲器單元(1)的電流傳導區(4、5)被布置在同一塊體阱(24)內，所述塊體阱(24)被設計成被偏置在塊體電壓(VB)，并且所述控制柵極解碼器(26)包括多個(N)驅動塊(30)，所述驅動塊(30)被設計成向所述存儲器陣列(22)的相應多個(M)行提供所述控制柵極電壓(VCG)，并且被提供于相互分離且不同的相應偏置阱(31)中。2.根據權利要求1所述的設備，其中，每個驅動塊(30)包括相應的多個(M)驅動級(30')，所述多個驅動級中的每個驅動級被設計成向所述存儲器陣列(22)的相應行提供控制柵極電壓(VCG)，并且所述多個驅動級中的每個驅動級包括相應的MOSFET(M1-M4)；其中在所述偏置阱(31)的相應阱(31a、31b)中提供屬于每個驅動塊(30)的驅動級(30')的所述MOSFET(M1-M4)，所述相應阱(31a、31b)與屬于其它驅動塊的驅動級的MOSFET的阱分開且不同。3.根據權利要求2所述的設備，其中，所述驅動級(30)中的每個驅動級包括至少一個PMOS晶體管(M0；M1)和至少一個NMOS晶體管(M2；M3)，所述至少一個PMOS晶體管(M0；M1)和所述至少一個NMOS晶體管(M2；M3)具有接收偏壓(GP)的公共的相應柵極端子以及被連接到輸出端(30h)的公共的相應第一傳導端子，所述輸出端(30h)被設計成提供相應控制電壓(VCG)；所述PMOS晶體管(M0；M1)和所述NMOS晶體管(M2；M3)被設計成根據所述偏壓(GP)將在相應第二傳導端子上接收到的相應傳遞電壓(SP，DECS)傳遞到所述輸出端(30h)上；以及其中，所述PMOS晶體管(M0；M1)和所述NMOS晶體管(M2；M3)被提供于相應阱(31a、31b)中，所述相應阱(31a、31b)對于同一驅動塊的驅動級的所述PMOS晶體管和所述NMOS晶體管是共同的，而與其它驅動塊的驅動級的所述PMOS晶體管和所述NMOS晶體管的所述阱是不同且分離的。4.根據前述權利要求中的任一項所述的設備，其中，所述控制柵極解碼器(26)還包括為各種驅動塊(30)所共用的選擇和偏置級(34)，所述選擇和偏置級(34)被配置成產生用于相應偏置阱(31)的偏壓(VNW、VPW)，以便產生所述控制電壓(VCG)。5.根據前述權利要求中的任一項所述的設備，其中，每個驅動塊(30)包括相應MOSFET晶體管(M1-M4)，所述MOSFET晶體管(M1-M4)能夠耐受最大工作電壓(HV)，并且所述控制柵極解碼器(26)被配置成在存儲器陣列(22)中的擦除操作期間：-將存儲器單元(1)的至少一個被選擇行偏置在被設定于擦除值的相應控制電壓(VCG)，所述相應控制電壓(VCG)與所述塊體電壓(VB)不同，且電位差大于所述最大工作電壓(HV)；以及-將未被選擇用于擦除的所述存儲器陣列(22)的其余各行偏置在被設定于應力減小值(VPP)的相應控制電壓(VCG)，所述相應控制電壓(VCG)的大小被相對于所述塊體電壓(VB)確定成減小作用于所述其余各行的存儲器單元(1)上并容易引起已編程數據的不期望損失的應力。6.根據權利要求5所述的設備，其中所述擦除值與所述應力減小值(VPP)之間的電位差超過...

【專利技術屬性】
技術研發人員：F·格蘭德，A·希格諾瑞羅，S·帕加諾，M·吉亞奎恩塔，
申請(專利權)人：意法半導體股份有限公司，
類型：發明
國別省市：意大利;IT