一種具有高電源抑制比特性的帶隙基準電路制造技術

本發明專利技術公開了一種具有高電源抑制比特性的帶隙基準電路，它包括帶隙基準核心電路、基準電壓產生電路和泄放通道；帶隙基準核心電路、基準電壓產生電路和泄放通道的直流電輸入端與直流電源VDD連接，帶隙基準核心電路的第一輸出端與基準電壓產生電路的控制輸入端連接，帶隙基準核心電路的第二輸出端與泄放通道的控制輸入端連接，基準電壓產生電路的第一輸出端輸出基準電壓VREF，基準電壓產生電路的第二輸出端、泄放通道的輸出端和帶隙基準核心電路的第三輸出端均與地對接。本發明專利技術有效減少直流電源VDD對帶隙基準核心電路及其各支路之間的干擾，增大直流電源VDD和帶隙基準核心電路之間的阻值，增強電源抑制比和電路穩定性。

Bandgap reference circuit with high power supply rejection ratio characteristics

The invention discloses a high PSRR bandgap reference circuit characteristics, including bandgap core circuit, a reference voltage generating circuit and discharge channel; bandgap core circuit, a reference voltage generating circuit and the discharge channel of the DC input terminal and DC power source connected to VDD bandgap reference the core circuit of the first output terminal and the reference voltage generating circuit is connected with the control input, and the second output terminal bandgap core circuit the control input of the discharge channel is connected with the first output reference voltage generating circuit outputs a reference voltage VREF, third output reference voltage generating circuit second outputs and discharge output put the channel and a bandgap core circuit and docking. The invention can effectively reduce the interference between the DC power supply VDD bandgap core circuit and each branch, increasing the DC power supply between VDD and the bandgap core circuit resistance, enhanced PSRR and circuit stability.

【技術實現步驟摘要】

本專利技術涉及帶隙基準電路領域，特別是涉及一種具有高電源抑制比特性的帶隙基準電路。
技術介紹
帶隙基準電路的基本原理是將兩個具有相反溫度系數的電壓以合適的權重相加，最終獲得具有零溫度系數的基準電壓。例如，電壓V+擁有正溫度系數，電壓V-擁有負溫度系數，存在合適的權重α和權重β，滿足這樣就得到具有零溫度系數的基準電壓，基準電壓的表達式為Vref＝αV++βV-。雙極型晶體管(BJT)有以下兩種特性：1、雙極型晶體管的基極—發射極電壓VBE電壓與絕對溫度成反比；2、在不同集電極電流下，雙極型晶體管的基極—發射極電壓的差值ΔVBE與絕對溫度成正比。因此雙極晶體管可構成帶隙基準電壓電路的核心。在帶隙基準電路中，電源電壓的波動，會引起Vref的波動。電源抑制比是衡量電路對電源線上噪聲的抑制能力的參數。因此，有必要設計一種增強電源抑制比，可減少電源波動對帶隙基準電路帶來的干擾的帶隙基準電路。
技術實現思路
本專利技術的目的在于克服現有技術的不足，提供一種具有高電源抑制比特性的帶隙基準電路，減少直流電源VDD對帶隙基準核心電路及其各支路的直流電輸入端電壓Vd的干擾，提高電源抑制比；采用Cascade結構的電流電路，增大直流電源VDD和帶隙基準核心電路的直流電輸入端之間的阻值，從而增強電源抑制比和電路穩定性。本專利技術的目的是通過以下技術方案來實現的：一種具有高電源抑制比特性的帶隙基準電路，它包括帶隙基準核心電路、基準電壓產生電路和泄放通道。帶隙基準核心電路、基準電壓產生電路和泄放通道的直流電輸入端與直流電源VDD連接，帶隙基準核心電路的第一輸出端與基準電壓產生電路的控制輸入端連接，帶隙基準核心電路的第二輸出端與泄放通道的控制輸入端連接，基準電壓產生電路的第一輸出端輸出基準電壓VREF，基準電壓產生電路的第二輸出端、泄放通道的輸出端和帶隙基準核心電路的第三輸出端均與地對接。所述的泄放通道用于減少直流電源VDD對帶隙基準核心電路及其各支路的直流電輸入端電壓Vd的干擾，提高電源抑制比，使得帶隙基準核心電路的第二輸出端口的電壓不會隨
外界條件的改變而變化。所述的帶隙基準核心電路包括NMOS管NM3、NMOS管NM4、電阻R3和電阻R4。所述的帶隙基準核心電路還包括PMOS管PM1、PMOS管PM2、三極管PNP1、三極管PNP2和電阻R1。NMOS管NM3的柵極、NMOS管NM4的柵極、NMOS管NM4的漏極通過電阻R4均與PMOS管PM2的漏極連接，NMOS管NM4的漏極還與帶隙基準核心電路的第二輸出端連接，NMOS管NM4的源極與三極管PNP2的發射極連接。NMOS管NM3的漏極與PMOS管PM1的柵極、PMOS管PM2的柵極和帶隙基準核心電路的第一輸出端連接，NMOS管NM3的漏極還通過電阻R3與PMOS管PM1的漏極連接，NMOS管NM3的源極通過電阻R1與三極管PNP1的發射極連接。PMOS管PM1的源極和PMOS管PM2的源極均與帶隙基準核心電路的直流電輸入端連接。三極管PNP1、三極管PNP2的集電極和基極均與帶隙基準核心電路的第三輸出端連接。所述的基準電壓產生電路包括PMOS管PM3、三極管PNP3和電阻R2。PMOS管PM3的源極與基準電壓產生電路的直流電輸入端連接，PMOS管PM3的漏極分別與基準電壓輸出端和電阻R2的一端連接，PMOS管PM3的柵極與基準電壓產生電路的控制輸入端連接，電阻R2的另一端與三極管PNP3的發射極連接，三極管PNP3的集電極和基極均與基準電壓產生電路的第二輸出端連接。所述的泄放通道包括PMOS管PM4和NMOS管NM1。PMOS管PM4的源極與泄放通道的直流電輸入端連接，PMOS管PM4的漏極分別與NMOS管NM1的漏極和柵極連接，PMOS管PM4的柵極與泄放通道的控制輸入端連接，NMOS管NM1的源極與泄放通道的輸出端連接。它還包括用于減少直流電源對帶隙基準核心電路、基準電壓產生電路和泄放通道的直流電輸入端電壓Vd的干擾及增強電源抑制比的抗干擾電路。抗干擾電路的直流電輸入端與直流電源VDD連接，抗干擾電路的輸出端與地對接。所述的抗干擾電路包括MOS電容器NM2。MOS電容器NM2的柵極與抗干擾電路的直流電輸入端連接，MOS電容器NM2的源極和漏極均與抗干擾電路的輸出端連接。所述的抗干擾電路包括電容元件。電容元件的一端與抗干擾電路的直流電輸入端連接，其另一端與抗干擾電路的輸出端連接。它還包括電流電路，所述的電流電路用于增大直流電源VDD和帶隙基準核心電路的直流
電輸入端之間的阻值，減少直流電源VDD對直流電輸入端電壓Vd的干擾，從而增強電源抑制比和電路穩定性。電流電路的輸入端與直流電源VDD連接，電流電路的輸出端與分別與帶隙基準核心電路、運算放大電路、基準電壓產生電路、泄放通道和抗干擾電路的直流電輸入端連接。所述的電流電路包括第一電流鏡、PMOS管PM7和第二電流鏡，第一電流鏡的輸入端與電流電路的輸入端連接，第一電流鏡的輸出端與電流電路的輸出端，第一電流鏡的鏡像端與第二電流鏡的鏡像端連接，第二電流鏡的輸入端與PMOS管PM7的漏極連接，PMOS管PM7的源極與電流電路的輸出端，PMOS管PM7的柵極與帶隙基準核心電路的第一輸出端連接。所述的電流電路包括由PMOS管PM5和PMOS管PM6組成的Cascade結構的電流源I。PMOS管PM5的源極與電流電路的輸入端連接，PMOS管PM5的漏極與PMOS管PM6的源極連接，PMOS管PM5的柵極與開關控制信號Q的輸入端連接，PMOS管PM6的柵極與開關控制信號Q′的輸入端連接，PMOS管PM6的漏極與電流電路的輸出端連接。本專利技術的有益效果是：1、在帶隙基準電路中，增加由PMOS管PM4和NMOS管NM1組成的泄放通道，來減小電源VDD帶來的干擾。2、為了增強電源抑制比，電流電路中的電流源I由Cascade結構來實現，增大了直流電源VDD到Vd到阻值，減小了直流電源對Vd的干擾，從而提高電源抑制比。3、為了增強電源抑制比，在帶隙基準電路的旁邊增加一個電源到地的電容，即抗干擾電路，利用對電容的充放電原理來減小電源波動對帶隙基準電路的干擾。附圖說明圖1為本專利技術具有高電源抑制比特性的帶隙基準電路的結構框圖；圖2為本專利技術帶隙基準電路的電路原理圖之一；圖3為本專利技術帶隙基準電路的電路原理圖之二圖4為本專利技術結構與傳統的結構的電源抑制比仿真結果比較圖。具體實施方式下面結合附圖進一步詳細描述本專利技術的技術方案，但本專利技術的保護范圍不局限于以下所述。如圖1所示，一種具有高電源抑制比特性的帶隙基準電路，它包括帶隙基準核心電路、基準電壓產生電路、電流電路、泄放通道和抗干擾電路。所述的泄放通道用于減少直流電源對帶隙基準核心電路及其各支路的直流電輸入端電壓Vd的干擾及增強電源抑制比；所述的抗干擾電路用于減少由于直流電源VDD的波動而帶來
的干擾，減少帶隙基準電路各支路電流所帶來的干擾，提高帶隙基準電路的電源抑制比；所述的電流電路用于增大直流電源VDD和帶隙基準核心電路的直流電輸入端之間的阻值，減少直流電源VDD對直流電輸入端電壓Vd的干擾，從而增強電源抑制比和電路穩定性，使得帶隙基準核心電路的第二輸出端口的電壓不會隨外界條件的改變而變本文檔來自技高網...

【技術保護點】
一種具有高電源抑制比特性的帶隙基準電路，其特征在于：它包括帶隙基準核心電路、基準電壓產生電路和泄放通道；帶隙基準核心電路、基準電壓產生電路和泄放通道的直流電輸入端與直流電源VDD連接，帶隙基準核心電路的第一輸出端與基準電壓產生電路的控制輸入端連接，帶隙基準核心電路的第二輸出端與泄放通道的控制輸入端連接，基準電壓產生電路的第一輸出端輸出基準電壓VREF，基準電壓產生電路的第二輸出端、泄放通道的輸出端和帶隙基準核心電路的第三輸出端均與地對接；所述的泄放通道用于減少直流電源VDD對帶隙基準核心電路及其各支路的直流電輸入端電壓Vd的干擾，提高電源抑制比，使得帶隙基準核心電路的第二輸出端口的電壓不會隨外界條件的改變而變化。

【技術特征摘要】
1.一種具有高電源抑制比特性的帶隙基準電路，其特征在于：它包括帶隙基準核心電路、基準電壓產生電路和泄放通道；帶隙基準核心電路、基準電壓產生電路和泄放通道的直流電輸入端與直流電源VDD連接，帶隙基準核心電路的第一輸出端與基準電壓產生電路的控制輸入端連接，帶隙基準核心電路的第二輸出端與泄放通道的控制輸入端連接，基準電壓產生電路的第一輸出端輸出基準電壓VREF，基準電壓產生電路的第二輸出端、泄放通道的輸出端和帶隙基準核心電路的第三輸出端均與地對接；所述的泄放通道用于減少直流電源VDD對帶隙基準核心電路及其各支路的直流電輸入端電壓Vd的干擾，提高電源抑制比，使得帶隙基準核心電路的第二輸出端口的電壓不會隨外界條件的改變而變化。2.根據權利要求1所述的一種具有高電源抑制比特性的帶隙基準電路，其特征在于：所述的帶隙基準核心電路包括NMOS管NM3、NMOS管NM4、電阻R3和電阻R4；所述的帶隙基準核心電路還包括PMOS管PM1、PMOS管PM2、三極管PNP1、三極管PNP2和電阻R1；NMOS管NM3的柵極、NMOS管NM4的柵極、NMOS管NM4的漏極通過電阻R4均與PMOS管PM2的漏極連接，NMOS管NM4的漏極還與帶隙基準核心電路的第二輸出端連接，NMOS管NM4的源極與三極管PNP2的發射極連接；NMOS管NM3的漏極與PMOS管PM1的柵極、PMOS管PM2的柵極和帶隙基準核心電路的第一輸出端連接，NMOS管NM3的漏極還通過電阻R3與PMOS管PM1的漏極連接，NMOS管NM3的源極通過電阻R1與三極管PNP1的發射極連接；PMOS管PM1的源極和PMOS管PM2的源極均與帶隙基準核心電路的直流電輸入端連接；三極管PNP1、三極管PNP2的集電極和基極均與帶隙基準核心電路的第三輸出端連接。3.根據權利要求1所述的一種具有高電源抑制比特性的帶隙基準電路，其特征在于：所述的基準電壓產生電路包括PMOS管PM3、三極管PNP3和電阻R2；PMOS管PM3的源極與基準電壓產生電路的直流電輸入端連接，PMOS管PM3的漏極分別與基準電壓輸出端和電阻R2的一端連接，PMOS管PM3的柵極與基準電壓產生電路的控制輸入端連接，電阻R2的另一端與三極管PNP3的發射極連接，三極管PNP3的集電極和基極均與基準電壓產生電路的第二輸出端連接。4.根據權利要求1所述的一種具有高電源抑制比特性的帶隙基準電路，其特征在于：所述的泄放通道包括PMOS管PM4和NMOS管NM1；PMOS管PM4的源極與泄...

【專利技術屬性】
技術研發人員：葛亮宏，何天長，葉飛，
申請(專利權)人：成都銳成芯微科技有限責任公司，
類型：發明
國別省市：四川;51