包括鰭結構的半導體器件及其制造方法技術

制造半導體FinFET的方法包括在襯底上方形成鰭結構。鰭結構包括部分從隔離絕緣層暴露的上層。在部分鰭結構上方形成偽柵極結構。偽柵極結構包括偽柵電極層和偽柵極介電層。形成源極和漏極。去除偽柵電極以使由偽柵極介電層覆蓋的上層暴露。去除鰭結構的上層以產生由偽柵極介電層形成的凹槽。部分上層保留在凹槽的底部處。在凹槽中形成溝道層。去除偽柵極介電層。在溝道層上方形成柵極結構。本發明專利技術的實施例還涉及包括鰭結構的半導體器件及其制造方法。

Semiconductor device including fin structure and method of manufacturing the same

A method of fabricating a semiconductor FinFET includes forming a fin structure over a substrate. The fin structure consists of an upper layer partially exposed from the insulating layer. A pseudo gate structure is formed above the fin structure. The pseudo gate structure consists of a pseudo gate electrode layer and a pseudo gate dielectric layer. Source and drain. Removal of the pseudo gate electrode to expose the upper layer covered by a pseudo gate dielectric layer. The upper layer of the fin structure is removed to produce a groove formed by a pseudo gate dielectric layer. The upper part is retained at the bottom of the groove. A channel layer is formed in the groove. Removal of pseudo gate dielectrics. A gate structure is formed over the channel layer. The embodiment of the invention also relates to a semiconductor device including a fin structure and a manufacturing method thereof.

【技術實現步驟摘要】

本專利技術涉及半導體集成電路，以及更具體地，涉及具有鰭結構的半導體器件及其制造工藝。
技術介紹
隨著半導體工業在追求更高的器件密度、更高的性能和更低的成本的過程中進入納米技術工藝節點，來自制造和設計問題的挑戰已經引起了諸如鰭式場效應晶體管(FinFET)的三維設計的發展。FinFET器件通常包括具有高高寬比的半導體鰭，并且在該半導體鰭中形成半導體晶體管器件的溝道和源極/漏極區域。在鰭結構上方以及沿著鰭結構的側面(例如，包裹)形成柵極，利用溝道和源極/漏極區域的增大的表面積的優勢，以產生更快、更可靠和更易控制的半導體晶體管器件。在一些器件中，FinFET的源極/漏極(S/D)部分中的應變材料(例如，利用硅鍺(SiGe)、碳化硅(SiC)和/或磷化硅(SiP))可以用于增強載流子遷移率。例如，施加至PMOS器件的溝道的壓縮應力有利地增強溝道中的空穴遷移率。類似地，施加至NMOS器件的溝道的拉伸應力有利地增強溝道中的電子遷移率。然而，在互補金屬氧化物半導體(CMOS)制造中實現這樣的部件和工藝存在挑戰。
技術實現思路
本專利技術的實施例提供了一種制造包括FinFET的半導體器件的方法，所述方法包括：在襯底上方形成鰭結構，所述鰭結構在第一方向上延伸并且包括上層，部分所述上層從隔離絕緣層暴露；在部分所述鰭結構上方形成偽柵極結構，所述偽柵極結構包括偽柵電極層和偽柵極介電層，所述偽柵極結構在垂直于所述第一方向的第二方向上延伸；形成源極和漏極；在所述偽柵極結構、所述鰭結構和所述隔離絕緣層上方形成界面絕緣層；去除
所述偽柵電極層以使由所述偽柵極介電層覆蓋的所述上層暴露；使所述上層凹進以產生由所述偽柵極介電層形成的凹槽，部分所述上層保留在所述凹槽的底部處；在所述凹槽中形成溝道層；去除所述偽柵極介電層；以及在所述溝道層上方形成柵極結構。本專利技術的另一實施例提供了一種制造包括FinFET的半導體器件的方法，所述方法包括：在襯底上方形成鰭結構，所述鰭結構在第一方向上延伸并且包括上層，部分所述上層從隔離絕緣層暴露；在部分所述鰭結構上方形成偽柵極結構，所述偽柵極結構包括偽柵電極層和偽柵極介電層，所述偽柵極結構在垂直于所述第一方向的第二方向上延伸；形成源極和漏極；在所述偽柵極結構、所述鰭結構和所述隔離絕緣層上方形成界面絕緣層；去除所述偽柵電極層以使由所述偽柵極介電層覆蓋的所述上層暴露；在暴露的偽柵極介電層上方形成硬掩模層；圖案化所述硬掩模層和所述偽柵極介電層以使所述上層的上表面暴露；使所述上層凹進以產生由所述偽柵極介電層形成的凹槽，部分所述上層保留在所述凹槽的底部處；在所述凹槽中形成溝道層；去除所述硬掩模層和所述偽柵極介電層；以及在所述溝道層上方形成柵極結構。本專利技術的又一實施例提供了一種包括FinFET的半導體器件，包括：鰭結構，設置在襯底上方，所述鰭結構在第一方向上延伸并且包括應力源層以及設置在所述應力源層上方的溝道層；柵極結構，包括柵電極層和柵極介電層，覆蓋部分所述鰭結構并且在垂直于所述第一方向的第二方向上延伸；源極和漏極，均包括應力源材料，其中，在所述應力源層和所述溝道層之間的界面處的所述鰭結構的側表面上未形成梯級。附圖說明當結合附圖進行閱讀時，從以下詳細描述可最佳理解本專利技術的各個方面。應該強調，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。圖1是用于制造具有鰭結構(FinFET)的半導體FET器件的示例性工藝流程圖。圖2至圖12示出了根據本專利技術的一個實施例的用于制造FinFET器件的示例性工藝。圖13至圖16示出了根據本專利技術的另一個實施例的用于制造FinFET器件的示例性工藝。圖17和圖18示出了根據本專利技術的另一個實施例的用于制造FinFET器件的示例性工藝。具體實施方式以下公開內容提供了許多用于實現本專利技術的不同特征的不同實施例或實例。下面描述了組件和布置的具體實施例或實例以簡化本專利技術。當然，這些僅僅是實例，而不旨在限制本專利技術。例如，元件的尺寸不限于公開的范圍或值，但可能依賴工藝條件和/或器件的期望的性質。更多地，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實例。為了簡單和清楚的目的，各個部件可以任意地以不同的比例繪制。此外，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”和類似的空間相對術語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關系。除了圖中所示的方位外，空間相對術語旨在包括器件在使用或操作中的不同方位。裝置可以以其它方式定向(旋轉90度或在其它方位上)，而本文使用的空間相對描述符可以同樣地作出相應的解釋。此外，術語“由…制成”可以意味著“包括”或“由…組成”。圖1是用于制造具有鰭結構的半導體FET器件(FinFET)的示例性流程圖。該流程圖僅示出了用于FinFET器件的整個制造工藝的相關部分。應該理解，在由圖1示出的工藝之前、期間和之后可以提供額外的操作，并且對于方法的額外實施例，可以替換或消除以下描述的一些操作。操作/工藝的順序可以互換。在圖1的S101中，如圖2所示，在襯底10上方制造鰭結構。圖2是
根據一個實施例的處于制造工藝的各個階段的一個階段的FinFET器件的示例性立體圖。鰭結構20形成在襯底10上方并且突出于隔離絕緣層50。在一個實施例中，每個鰭結構20包括基層20B、中間層25和上層20A。在本實施例中，基層20B和上層20A包括硅，以及中間層25包括Si1-xGex，其中，x為0.1至0.9。在下文中，Si1-xGex可以簡稱為SiGe。在一些實施例中，中間層25是可選的。根據一個實施例，為了制造鰭結構，在設置在襯底10上方的Si/SiGe/Si多層的堆疊件上方形成掩模層。掩模層通過例如熱氧化工藝和/或化學汽相沉積(CVD)工藝形成。襯底10是例如雜質濃度在從約1×1015cm-3至約1×1018cm-3范圍內的p-型硅襯底。在其他實施例中，襯底10是雜質濃度在從約1×1015cm-3至約1×1018cm-3范圍內的n-型硅襯底。Si/SiGe/Si的堆疊件的每層都通過外延生長形成。在一些實施例中，例如，掩模層包括墊氧化物(例如，氧化硅)層和氮化硅掩模層。可選地，襯底10可以包括諸如鍺的另一元素半導體；化合物半導體，包括IV-IV族化合物半導體(諸如SiC和SiGe)、III-V族化合物半導體(諸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN,、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP)；或它們的組合。在一個實施例中，襯底10是SOI(絕緣體上硅)襯底的硅層。當使用SOI襯底時，鰭結構可以突出于SOI襯底的硅層或可以突出于SOI襯底的絕緣層。在后一種情況下，SOI襯底的硅層用于形成鰭結構。諸如非晶Si或非晶SiC的非晶襯底或諸如氧化硅的絕緣材料也可以用作襯底10。襯底10可以包括已適當摻雜有雜質(例如，p-型或n-型電導率)本文檔來自技高網...

【技術保護點】
一種制造包括FinFET的半導體器件的方法，所述方法包括：在襯底上方形成鰭結構，所述鰭結構在第一方向上延伸并且包括上層，部分所述上層從隔離絕緣層暴露；在部分所述鰭結構上方形成偽柵極結構，所述偽柵極結構包括偽柵電極層和偽柵極介電層，所述偽柵極結構在垂直于所述第一方向的第二方向上延伸；形成源極和漏極；在所述偽柵極結構、所述鰭結構和所述隔離絕緣層上方形成界面絕緣層；去除所述偽柵電極層以使由所述偽柵極介電層覆蓋的所述上層暴露；使所述上層凹進以產生由所述偽柵極介電層形成的凹槽，部分所述上層保留在所述凹槽的底部處；在所述凹槽中形成溝道層；去除所述偽柵極介電層；以及在所述溝道層上方形成柵極結構。

【技術特征摘要】
2015.06.03 US 14/730,2101.一種制造包括FinFET的半導體器件的方法，所述方法包括：在襯底上方形成鰭結構，所述鰭結構在第一方向上延伸并且包括上層，部分所述上層從隔離絕緣層暴露；在部分所述鰭結構上方形成偽柵極結構，所述偽柵極結構包括偽柵電極層和偽柵極介電層，所述偽柵極結構在垂直于所述第一方向的第二方向上延伸；形成源極和漏極；在所述偽柵極結構、所述鰭結構和所述隔離絕緣層上方形成界面絕緣層；去除所述偽柵電極層以使由所述偽柵極介電層覆蓋的所述上層暴露；使所述上層凹進以產生由所述偽柵極介電層形成的凹槽，部分所述上層保留在所述凹槽的底部處；在所述凹槽中形成溝道層；去除所述偽柵極介電層；以及在所述溝道層上方形成柵極結構。2.根據權利要求1所述的方法，其中，所述溝道層包括化合物半導體。3.根據權利要求1所述的方法，其中，所述溝道層包括Si1-xGex，其中，x為0.1至0.9。4.根據權利要求2所述的方法，其中：所述鰭結構的所述上層包括Si，以及所述溝道層設置在剩余的上層上。5.根據權利要求2所述的方法，還包括形成覆蓋層以覆蓋所述溝道層，其中，在覆蓋所述溝道層的所述覆蓋層上方形成所述柵極結構。6.根據權利要求5所述的方法，其中，所述覆蓋層包括Si或硅化合物。7.根據權利要求3所述的方法，其中，所述鰭結構還包括：設置在所述上層下方的中間...

【專利技術屬性】
技術研發人員：陳逸仁，廖家俊，梁春昇，張世勛，盧仁祥，
申請(專利權)人：臺灣積體電路制造股份有限公司，
類型：發明
國別省市：中國臺灣;71