鎖存器制造技術(shù)

一種鎖存器，包括：耦接于電源與地線(xiàn)之間的第一以及第二邏輯單元，且所述第一邏輯單元與所述第二邏輯單元結(jié)構(gòu)對(duì)稱(chēng)；第一、第二、第三以及第四控制單元，所述第一、第三控制單元與所述第一、第二邏輯單元的一端耦接，形成第一通路，所述第二、第四控制單元與所述第一、第二邏輯單元的另一端耦接，形成第二通路；任一控制單元中均包括多個(gè)開(kāi)關(guān)，各開(kāi)關(guān)適于根據(jù)接收到來(lái)自控制信號(hào)輸入端的控制信號(hào)閉合或斷開(kāi)，使得所述鎖存器輸出與所述控制信號(hào)對(duì)應(yīng)占空比的輸出信號(hào)。采用所述鎖存器，可以有效降低分頻器的電路復(fù)雜度，從而降低射頻電路的復(fù)雜度，減少射頻電路的面積。

【技術(shù)實(shí)現(xiàn)步驟摘要】

本專(zhuān)利技術(shù)涉及數(shù)字電路領(lǐng)域，尤其涉及一種鎖存器。
技術(shù)介紹
隨著移動(dòng)通信技術(shù)的迅速發(fā)展，對(duì)射頻電路的可配置性、速度、功耗的要求越來(lái)越高。二分頻器電路作為分頻電路的基本單元，是制約電路速度和功耗的關(guān)鍵電路之一。高速二分頻器電路一般由兩級(jí)鎖存器單元組成，其中任一鎖存器單元均為另一鎖存器電源的后級(jí)單元。傳統(tǒng)分頻器電路中，鎖存器單元是由相同時(shí)鐘進(jìn)行驅(qū)動(dòng)，而在Razavi結(jié)構(gòu)二分頻器電路中，鎖存器單元由互補(bǔ)時(shí)鐘進(jìn)行驅(qū)動(dòng)。相對(duì)于傳統(tǒng)分頻器電路，Razavi結(jié)構(gòu)二分頻器電路速度更快，功耗更低。在現(xiàn)有技術(shù)中，射頻系統(tǒng)采用一個(gè)信號(hào)源產(chǎn)生不同占空比的輸出信號(hào)。通常情況下，射頻系統(tǒng)中存在多個(gè)不同結(jié)構(gòu)的分頻器，以分別產(chǎn)生不同占空比的輸出信號(hào)。然而，采用多個(gè)分頻器時(shí)，提高了射頻電路的復(fù)雜度，增加了射頻電路的面積。
技術(shù)實(shí)現(xiàn)思路
本專(zhuān)利技術(shù)實(shí)施例解決的是如何降低射頻電路的復(fù)雜度，減少射頻電路面積的問(wèn)題。為解決上述問(wèn)題，本專(zhuān)利技術(shù)實(shí)施例提供一種鎖存器，包括：耦接于電源與地線(xiàn)之間的第一以及第二邏輯單元，且所述第一邏輯單元與所述第二邏輯單元結(jié)構(gòu)對(duì)稱(chēng)；第一、第二、第三以及第四控制單元，所述第一、第三控制單元與所述第一、第二邏輯單元的一端耦接，形成第一通路，所述第二、第四控制單元與所述第一、第二邏輯單元的另一端耦接，形成第二通路；任一控制單元中均包括多個(gè)開(kāi)關(guān)，各開(kāi)關(guān)適于根據(jù)接收到來(lái)自控制信號(hào)輸入端的控制信號(hào)閉合或斷開(kāi)，使得所述鎖存器輸出與所述控制信號(hào)對(duì)應(yīng)占空比的輸出信號(hào)。可選的，所述控制信號(hào)輸入端的個(gè)數(shù)至少為兩個(gè)。可選的，各個(gè)控制信號(hào)輸入端輸入的控制信號(hào)為控制電平，所述控制信號(hào)為各控制電平組合形成的控制字。可選的，所述任一控制單元均包括：控制端、第一輸出端、第二輸出端以及時(shí)鐘信號(hào)輸入端，其中：所述第一控制單元的第一輸出端與所述鎖存器的第一輸出端、所述第一邏輯單元的第一輸出端耦接，第二輸出端與所述第一邏輯單元的第一輸入端耦接；所述第二控制單元的第一輸出端與所述鎖存器的第二輸出端、所述第一邏輯單元的第二輸出端耦接，第二輸出端與所述第一邏輯單元的第二輸入端耦接；所述第三控制單元的第一輸出端與所述鎖存器的第一輸出端、所述第二邏輯單元的第一輸出端耦接，第二輸出端與所述第二邏輯單元的第一輸入端耦接；所述第四控制單元的第一輸出端與所述鎖存器的第二輸出端、所述第二邏輯單元的第二輸出端耦接，第二輸出端與所述第二邏輯單元的第二輸入端耦接；其中：所述第一控制單元與所述第二控制單元結(jié)構(gòu)對(duì)稱(chēng)；所述第三控制單元與所述第四控制單元結(jié)構(gòu)對(duì)稱(chēng)。可選的，所述第一邏輯單元包括第九晶體管以及第十晶體管，且所述第九晶體管與所述第十晶體管均為NMOS管；所述第二邏輯單元包括第十一晶體管與第十二晶體管，且所述第十一晶體管與所述第十二晶體管均為PMOS管，其中：所述第九晶體管的漏極為所述第一邏輯單元的第一輸出端，與所述第一控制單元的第一輸出端以及所述鎖存器的第一輸出端耦接；源級(jí)為所述第一邏輯單元的第一輸入端，與所述第一控制單元的第二輸出端耦接；柵極與所述第十晶體管的漏極耦接；所述第十晶體管的漏極為所述第一邏輯單元的第二輸出端，與所述第二控制單元的第一輸出端以及所述鎖存器的第二輸出端耦接；源級(jí)為所述第一邏輯單元的第二輸入端，與所述第二控制單元的第二輸出端耦接；柵極與所述第九晶體管的漏極耦接；所述第十一晶體管的漏極為所述第二邏輯單元的第一輸出端，與所述第三控制單元的第一輸出端以及所述鎖存器的第一輸出端耦接；源級(jí)為所述第二邏輯單元的第一輸入端，與所述第三控制單元的第二輸出端耦接；柵極與所述第十二晶體管的漏極耦接；所述第十二晶體管的漏極為所述第二邏輯單元的第二輸出端，與所述第四控制單元的第一輸出端以及所述鎖存器的第二輸出端耦接；源級(jí)為所述第二邏輯單元的第二輸入端，與所述第四控制單元的第二輸出端耦接；柵極與所述第十一晶體管的漏極耦接。可選的，所述第一控制單元包括：第一開(kāi)關(guān)、第三開(kāi)關(guān)、第九開(kāi)關(guān)、第一晶體管以及第五晶體管，其中：所述第一開(kāi)關(guān)的第一端與所述第一控制單元的時(shí)鐘信號(hào)輸入端耦接，第二端與所述第一晶體管的柵極以及所述第三開(kāi)關(guān)的第一端耦接；所述第三開(kāi)關(guān)的第二端與電源耦接；所述第一晶體管為NMOS管，所述第一晶體管的源級(jí)與地線(xiàn)耦接，漏極與所述第九晶體管的源級(jí)耦接；所述第九開(kāi)關(guān)的第一端與所述第一控制單元的控制端耦接，第二端與所述第五晶體管的柵極耦接；所述第五晶體管為NMOS管，所述第五晶體管的源極與所述第九晶體管的源極耦接，作為所述第一控制單元的第二輸出端；漏極與所述第九晶體管的漏極耦接，并與所述鎖存器的第一輸出端耦接。可選的，所述第二控制單元包括：第二開(kāi)關(guān)、第四開(kāi)關(guān)、第十開(kāi)關(guān)、第二晶體管以及第六晶體管，其中：所述第二開(kāi)關(guān)的第一端與所述第二控制單元的時(shí)鐘信號(hào)輸入端耦接，第二端與所述第二晶體管的柵極以及所述第四開(kāi)關(guān)的第一端耦接；所述第四開(kāi)關(guān)的第二端與電源耦接；所述第二晶體管為NMOS管，所述第二晶體管的源級(jí)與地線(xiàn)耦接，漏極與所述第十晶體管的源級(jí)耦接；所述第十開(kāi)關(guān)的第一端與所述第二控制單元的控制端耦接，第二端與所述第六晶體管的柵極耦接；所述第六晶體管為NMOS管，所述第六晶體管的源極與所述第十晶體管的源極耦接，作為所述第二控制單元的第二輸出端；漏極與所述第十晶體管的漏極耦接，并與所述鎖存器的第二輸出端耦接。可選的，所述第三控制單元包括：第五開(kāi)關(guān)、第七開(kāi)關(guān)、第十七開(kāi)關(guān)、第三晶體管以及第七晶體管，其中：所述第五開(kāi)關(guān)的第一端與所述第三控制單元的時(shí)鐘信號(hào)輸入端耦接，第二端與所述第三晶體管的柵極以及所述第七開(kāi)關(guān)的第一端耦接；所述第七開(kāi)關(guān)的第二端與地線(xiàn)耦接；所述第三晶體管為PMOS管，所述第三晶體管的源級(jí)與電源耦接，漏極與所述第十一晶體管的源級(jí)耦接；所述第十七開(kāi)關(guān)的第一端與所述第三控制單元的控制端耦接，第二端與所述第七晶體管的柵極耦接；所述第七晶體管為PMOS管，所述第七晶體管的源極與所述第十一晶體管的源極耦接，作為所述第三控制單元的第二輸出端；漏極與所述第十一晶體管的漏極耦接，并與所述鎖存器的第一輸出端耦接。可選的，所述第四控制單元包括：第六開(kāi)關(guān)、第八開(kāi)關(guān)、第十八開(kāi)關(guān)、第四晶體管以及第八晶體管，其中：所述第六開(kāi)關(guān)的第一端與所述第四控制單元的時(shí)鐘信號(hào)輸入端耦接，第二端與所述第四晶體管的柵極以及所述第八開(kāi)關(guān)的第一端耦接；所述第八開(kāi)關(guān)的第二端與地線(xiàn)耦接；所述第四晶體管為PMOS管，所述第四晶體管的源級(jí)與電源耦接，漏極與所述第十二晶體管的源級(jí)耦接；所述第十八開(kāi)關(guān)的第一端與所述第四控制單元的控制端耦接，第二端與所述第八晶體管的柵極耦接；所述第八晶體管為PMOS管，所述第八晶體管的源極與所述第十二晶體管的源極耦接，作為所述第四控制單元的第二輸出端；漏極與所述第十二晶體管的漏極耦接，并與所述鎖存器的第二輸出端耦接。可選的，所述第一控制單元包括：第一開(kāi)關(guān)、第三開(kāi)關(guān)、第九開(kāi)關(guān)、第十一開(kāi)關(guān)、第十三開(kāi)關(guān)、第十五開(kāi)關(guān)、第一晶體管以及第五晶體管，其中：所述第一晶體管與所述第五晶體管均為NMOS管，所述第一開(kāi)關(guān)的第一端與所述第一控制單元的時(shí)鐘信號(hào)輸入端耦接，第二端與所述第一晶體管的柵極以及所述第三開(kāi)關(guān)的第一端耦接；所述第三開(kāi)關(guān)的第二端與電源耦接；所述第一晶體管的源級(jí)與地線(xiàn)耦接，漏極與所述第九晶本文檔來(lái)自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
一種鎖存器，其特征在于，包括：耦接于電源與地線(xiàn)之間的第一以及第二邏輯單元，且所述第一邏輯單元與所述第二邏輯單元結(jié)構(gòu)對(duì)稱(chēng)；第一、第二、第三以及第四控制單元，所述第一、第三控制單元與所述第一、第二邏輯單元的一端耦接，形成第一通路，所述第二、第四控制單元與所述第一、第二邏輯單元的另一端耦接，形成第二通路；任一控制單元中均包括多個(gè)開(kāi)關(guān)，各開(kāi)關(guān)適于根據(jù)接收到來(lái)自控制信號(hào)輸入端的控制信號(hào)閉合或斷開(kāi)，使得所述鎖存器輸出與所述控制信號(hào)對(duì)應(yīng)占空比的輸出信號(hào)。

【技術(shù)特征摘要】
1.一種鎖存器，其特征在于，包括：耦接于電源與地線(xiàn)之間的第一以及第二邏輯單元，且所述第一邏輯單元與所述第二邏輯單元結(jié)構(gòu)對(duì)稱(chēng)；第一、第二、第三以及第四控制單元，所述第一、第三控制單元與所述第一、第二邏輯單元的一端耦接，形成第一通路，所述第二、第四控制單元與所述第一、第二邏輯單元的另一端耦接，形成第二通路；任一控制單元中均包括多個(gè)開(kāi)關(guān)，各開(kāi)關(guān)適于根據(jù)接收到來(lái)自控制信號(hào)輸入端的控制信號(hào)閉合或斷開(kāi)，使得所述鎖存器輸出與所述控制信號(hào)對(duì)應(yīng)占空比的輸出信號(hào)。2.如權(quán)利要求1所述的鎖存器，其特征在于，包括：所述控制信號(hào)輸入端的個(gè)數(shù)至少為兩個(gè)。3.如權(quán)利要求2所述的鎖存器，其特征在于，各個(gè)控制信號(hào)輸入端輸入的控制信號(hào)為控制電平，所述控制信號(hào)為各控制電平組合形成的控制字。4.如權(quán)利要求3所述的鎖存器，其特征在于，所述任一控制單元均包括：控制端、第一輸出端、第二輸出端以及時(shí)鐘信號(hào)輸入端，其中：所述第一控制單元的第一輸出端與所述鎖存器的第一輸出端、所述第一邏輯單元的第一輸出端耦接，第二輸出端與所述第一邏輯單元的第一輸入端耦接；所述第二控制單元的第一輸出端與所述鎖存器的第二輸出端、所述第一邏輯單元的第二輸出端耦接，第二輸出端與所述第一邏輯單元的第二輸入端耦接；所述第三控制單元的第一輸出端與所述鎖存器的第一輸出端、所述第二邏輯單元的第一輸出端耦接，第二輸出端與所述第二邏輯單元的第一輸入端耦接；所述第四控制單元的第一輸出端與所述鎖存器的第二輸出端、所述第二邏輯單元的第二輸出端耦接，第二輸出端與所述第二邏輯單元的第二輸入端耦接；其中：所述第一控制單元與所述第二控制單元結(jié)構(gòu)對(duì)稱(chēng)；所述第三控制單元與所述第四控制單元結(jié)構(gòu)對(duì)稱(chēng)。5.如權(quán)利要求4所述的鎖存器，其特征在于，所述第一邏輯單元包括第九晶體管以及第十晶體管，且所述第九晶體管與所述第十晶體管均為NMOS管；
\t所述第二邏輯單元包括第十一晶體管與第十二晶體管，且所述第十一晶體管與所述第十二晶體管均為PMOS管，其中：所述第九晶體管的漏極為所述第一邏輯單元的第一輸出端，與所述第一控制單元的第一輸出端以及所述鎖存器的第一輸出端耦接；源級(jí)為所述第一邏輯單元的第一輸入端，與所述第一控制單元的第二輸出端耦接；柵極與所述第十晶體管的漏極耦接；所述第十晶體管的漏極為所述第一邏輯單元的第二輸出端，與所述第二控制單元的第一輸出端以及所述鎖存器的第二輸出端耦接；源級(jí)為所述第一邏輯單元的第二輸入端，與所述第二控制單元的第二輸出端耦接；柵極與所述第九晶體管的漏極耦接；所述第十一晶體管的漏極為所述第二邏輯單元的第一輸出端，與所述第三控制單元的第一輸出端以及所述鎖存器的第一輸出端耦接；源級(jí)為所述第二邏輯單元的第一輸入端，與所述第三控制單元的第二輸出端耦接；柵極與所述第十二晶體管的漏極耦接；所述第十二晶體管的漏極為所述第二邏輯單元的第二輸出端，與所述第四控制單元的第一輸出端以及所述鎖存器的第二輸出端耦接；源級(jí)為所述第二邏輯單元的第二輸入端，與所述第四控制單元的第二輸出端耦接；柵極與所述第十一晶體管的漏極耦接。6.如權(quán)利要求5所述的鎖存器，其特征在于，所述第一控制單元包括：第一開(kāi)關(guān)、第三開(kāi)關(guān)、第九開(kāi)關(guān)、第一晶體管以及第五晶體管，其中：所述第一開(kāi)關(guān)的第一端與所述第一控制單元的時(shí)鐘信號(hào)輸入端耦接，第二端與所述第一晶體管的柵極以及所述第三開(kāi)關(guān)的第一端耦接；所述第三開(kāi)關(guān)的第二端與電源耦接；所述第一晶體管為NMOS管，所述第一晶體管的源級(jí)與地線(xiàn)耦接，漏極與所述第九晶體管的源級(jí)耦接；所述第九開(kāi)關(guān)的第一端與所述第一控制單元的控制端耦接，第二端與所述第五晶體管的柵極耦接；所述第五晶體管為NMOS管，所述第五晶體管的源極與所述第九晶體管的源極耦接，作為所述第一控制單元的第二輸出端；漏極與所述第九晶體管的漏極耦接，并與所述鎖存器的第一輸出端耦接。7.如權(quán)利要求5所述的鎖存器，其特征在于，所述第二控制單元包括：第二開(kāi)關(guān)、第四開(kāi)關(guān)、第十開(kāi)關(guān)、第二晶體管以及第六晶體管，其中：所述第二開(kāi)關(guān)的第一端與所述第二控制單元的時(shí)鐘信號(hào)輸入端耦接，第二端與所述第二晶體管的柵極以及所述第四開(kāi)關(guān)的第一端耦接；所述第四開(kāi)關(guān)的第二端與電源耦接；所述第二晶體管為NMOS管，所述第二晶體管的源級(jí)與地線(xiàn)耦接，漏極與所述第十晶體管的源級(jí)耦接；所述第十開(kāi)關(guān)的第一端與所述第二控制單元的控制端耦接，第二端與所述第六晶體管的柵極耦接；所述第六晶體管為NMOS管，所述第六晶體管的源極與所述第十晶體管的源極耦接，作為所述第二控制單元的第二輸出端；漏極與所述第十晶體管的漏極耦接，并與所述鎖存器的第二輸出端耦接。8.如權(quán)利要求5所述的鎖存器，其特征在于，所述第三控制單元包括：第五開(kāi)關(guān)、第七開(kāi)關(guān)、第十七開(kāi)關(guān)、第三晶體管以及第七晶體管，其中：所述第五開(kāi)關(guān)的第一端與所述第三控制單元的時(shí)鐘信號(hào)輸入端耦接，第二端與所述第三晶體管的柵極以及所述第七開(kāi)關(guān)的第一端耦接；所述第七開(kāi)關(guān)的第二端與地線(xiàn)耦接；所述第三晶體管為PMOS管，所述第三晶體管的源級(jí)與電源耦接，漏極與所述第十一晶體管的源級(jí)耦接；所述第十七開(kāi)關(guān)的第...

【專(zhuān)利技術(shù)屬性】
技術(shù)研發(fā)人員：吳毅強(qiáng)，賴(lài)玠瑋，
申請(qǐng)(專(zhuān)利權(quán))人：展訊通信上海有限公司，
類(lèi)型：發(fā)明
國(guó)別省市：上海;31