一種片上并行SerDes系統(tǒng)及實現(xiàn)方法技術(shù)方案

本發(fā)明專利技術(shù)公開了一種片上并行SerDes系統(tǒng)及使用方法，所述系統(tǒng)包括數(shù)據(jù)發(fā)送端（1）、數(shù)據(jù)接收端（2），所述數(shù)據(jù)發(fā)送端（1）在系統(tǒng)時鐘sclk的控制下將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，再發(fā)送數(shù)據(jù)接收端（2）；數(shù)據(jù)接收端（2）將接收到的串行數(shù)據(jù)在系統(tǒng)時鐘sclk的控制下轉(zhuǎn)換為并行數(shù)據(jù)。本發(fā)明專利技術(shù)將大量的數(shù)據(jù)、地址、控制總線采用并行SerDes技術(shù)的方法進(jìn)行數(shù)據(jù)傳送，極大地節(jié)約了布線空間資源，為進(jìn)一步提高GPU的數(shù)據(jù)帶寬奠定了技術(shù)基礎(chǔ)。該方法結(jié)構(gòu)簡潔、存儲帶寬高、可極大地提高數(shù)據(jù)的傳輸效率。

【技術(shù)實現(xiàn)步驟摘要】

本專利技術(shù)涉及SerDes技術(shù)，特別涉及片上SerDes技術(shù)的系統(tǒng)及實現(xiàn)方法。
技術(shù)介紹
隨著高速圖像處理技術(shù)的應(yīng)用領(lǐng)域日益擴(kuò)大，對圖像的性能要求也越來越高。經(jīng)硬件設(shè)計人員的努力，從單核處理器系統(tǒng)實現(xiàn)圖像處理到多核技術(shù)的迅猛發(fā)展實現(xiàn)圖像處理，為高速圖像的并行處理提供了一種新的研究方向和解決方法。軟件設(shè)計人員將一些應(yīng)用程序加速了超過100倍，但這只是在增強(qiáng)的算法得到了大量優(yōu)化和調(diào)整后，從而使應(yīng)用程序超過99.9%的執(zhí)行時間都花費在并行執(zhí)行部分上。一般來說，應(yīng)用程序直接并行化可能會導(dǎo)致存儲器(DRAM)帶寬達(dá)到飽和，使得加速只能達(dá)到10倍。解決途徑在于如何突破存儲器帶寬的限制，然而，如果要想突破這些限制，不但需要對代碼進(jìn)行進(jìn)一步的優(yōu)化，以限制片上存儲器的容量。更需要GPU片上存儲器結(jié)構(gòu)的數(shù)據(jù)總線打破傳統(tǒng)的觀念，對大量的數(shù)據(jù)進(jìn)行并行讀寫，以滿足大量矩陣運(yùn)算的需要。特別是，CPU的芯片面積由緩存決定，而GPU的芯片面積則由數(shù)據(jù)通路和固定功能邏輯決定。GPU存儲器接口更重視帶寬而不是延時(大規(guī)模并行執(zhí)行會隱藏延時)。事實上，GPU帶寬已經(jīng)超出CPU帶寬許多倍，在最近的設(shè)計中已經(jīng)超過190GB/s，但仍顯不足，仍遠(yuǎn)達(dá)不到應(yīng)用需求對GPU帶寬的要求。
技術(shù)實現(xiàn)思路
本專利技術(shù)要解決的技術(shù)問題就在于：針對現(xiàn)有技術(shù)存在的技術(shù)問題，本專利技術(shù)提供一種片上并行SerDes系統(tǒng)及實現(xiàn)方法，將大量的數(shù)據(jù)、地址、控制總線采用并行SerDes技術(shù)的方法進(jìn)行數(shù)據(jù)傳送，極大地節(jié)約了布線空間資源，為進(jìn)一步提高GPU的數(shù)據(jù)帶寬奠定了技術(shù)基礎(chǔ)。該方法結(jié)構(gòu)簡潔、存儲帶寬高、可極大地提高數(shù)據(jù)的傳輸效率。SerDes是英文SERializer（串行器）/DESerializer（解串器）的簡稱，是一種主流的時分多路復(fù)用（TDM）、點對點（P2P）的串行通信技術(shù)。即在發(fā)送端多路低速并行信號被轉(zhuǎn)換成高速串行信號，經(jīng)過傳輸媒體（光纜或銅線），最后在接收端高速串行信號重新轉(zhuǎn)換成低速并行信號。為解決上述技術(shù)問題，本專利技術(shù)采用以下技術(shù)方案：一種片上并行SerDes系統(tǒng)，包括：包括數(shù)據(jù)發(fā)送端、數(shù)據(jù)接收端，所述數(shù)據(jù)發(fā)送端在系統(tǒng)時鐘sclk的控制下將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，再發(fā)送數(shù)據(jù)接收端；數(shù)據(jù)接收端將接收到的串行數(shù)據(jù)在系統(tǒng)時鐘sclk的控制下轉(zhuǎn)換為并行數(shù)據(jù)。作為本專利技術(shù)的進(jìn)一步改進(jìn)：所述數(shù)據(jù)發(fā)送端包括：發(fā)送端并行數(shù)據(jù)鎖存器，完成對發(fā)送并行數(shù)據(jù)的暫存，工作時鐘采用系統(tǒng)時鐘sclk。發(fā)送端串行器，完成并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換，所述串行器的工作頻率同系統(tǒng)時鐘sclk，但占空比不同。作為本專利技術(shù)的進(jìn)一步改進(jìn)：所述數(shù)據(jù)接收端，包括：接收采樣器，完成串行差分?jǐn)?shù)據(jù)的采樣接收，并將差分雙端數(shù)據(jù)轉(zhuǎn)換為單端數(shù)據(jù)；接收并行器，完成串行數(shù)據(jù)到并行數(shù)據(jù)的轉(zhuǎn)換，所述并行器的工作頻率同系統(tǒng)時鐘sclk，但占空比不同；接收端并行數(shù)據(jù)鎖存器，完成串行轉(zhuǎn)并行數(shù)據(jù)的暫存，工作時鐘采用系統(tǒng)時鐘sclk。作為本專利技術(shù)的進(jìn)一步改進(jìn)：還包括串并時鐘生成器，系統(tǒng)時鐘sclk為輸入信號，生成串行器和并行器所需的16相clk-SerDes1--clk-SerDes16。作為本專利技術(shù)的進(jìn)一步改進(jìn)：所述串并時鐘生成器占空比是1：15，相鄰兩個時鐘的相位相差180°。作為本專利技術(shù)的進(jìn)一步改進(jìn)：所述發(fā)送端串行器包括：CMOS傳輸門組成的多路選擇開關(guān)，每一路開關(guān)的控制信號都由串并時鐘生成器生成。每一相控制時鐘的占空比都是1：15，相鄰兩個時鐘的相位相差180°，頻率與工作時鐘sclk相同。作為本專利技術(shù)的進(jìn)一步改進(jìn)：所述接收端采樣器和并行器包括：RS鎖存器和鎖存器組成的裝配電路，將16對差分串行數(shù)據(jù)裝配成16位并行數(shù)據(jù)，鎖存器的時鐘控制信號都由串并時鐘生成器生成。每一相控制時鐘的占空比都是1：15，相鄰兩個時鐘的相位相差180°，頻率與系統(tǒng)時鐘sclk相同。一種片上并行SerDes系統(tǒng)的使用方法，由數(shù)據(jù)發(fā)送端在系統(tǒng)時鐘sclk的控制下將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，再發(fā)送數(shù)據(jù)接收端；然后，數(shù)據(jù)接收端將接收到的串行數(shù)據(jù)在系統(tǒng)時鐘sclk的控制下轉(zhuǎn)換為并行數(shù)據(jù)。與現(xiàn)有技術(shù)相比，本專利技術(shù)的優(yōu)點在于：本專利技術(shù)提供了一種片上并行SerDes技術(shù)的實現(xiàn)方法，將大量的數(shù)據(jù)、地址、控制總線采用并行SerDes技術(shù)的方法進(jìn)行數(shù)據(jù)傳送，極大地節(jié)約了布線空間資源，為進(jìn)一步提高GPU的數(shù)據(jù)帶寬奠定了技術(shù)基礎(chǔ)。該方法結(jié)構(gòu)簡潔、存儲帶寬高、可極大地提高數(shù)據(jù)的傳輸效率。附圖說明圖1是本專利技術(shù)的頂層拓?fù)浣Y(jié)構(gòu)示意圖；圖2是本專利技術(shù)的邏輯結(jié)構(gòu)原理示意圖；圖3是本專利技術(shù)串行器的邏輯結(jié)構(gòu)原理示意圖；圖4是本專利技術(shù)并行器的邏輯結(jié)構(gòu)原理示意圖；圖5是本專利技術(shù)串并時鐘生成器的時鐘關(guān)系示意圖。具體實施方式以下將結(jié)合說明書附圖和具體實施例對本專利技術(shù)做進(jìn)一步詳細(xì)說明。如圖1所示，本專利技術(shù)的一種片上并行SerDes系統(tǒng)的頂層拓?fù)浣Y(jié)構(gòu)示意圖。包括：數(shù)據(jù)發(fā)送端1，完成數(shù)據(jù)的并轉(zhuǎn)串；數(shù)據(jù)接收端2，完成數(shù)據(jù)的串轉(zhuǎn)并；串并時鐘生成器3，生成串行器12和并行器22所需的16相時鐘clk-SerDes1--clk-SerDes16。其中，數(shù)據(jù)發(fā)送端1將輸入的16位并行數(shù)據(jù)d15-d0，在系統(tǒng)時鐘sclk的控制下，轉(zhuǎn)換為串行數(shù)據(jù)d0,d1,...,d15，發(fā)送出去。先發(fā)送d0，再發(fā)送d1，最后發(fā)送d15。數(shù)據(jù)接收端2將接收到的串行數(shù)據(jù)d0,d1,...,d15，在系統(tǒng)時鐘sclk的控制下，轉(zhuǎn)換為并行數(shù)據(jù)d15-d0后，發(fā)送出去。系統(tǒng)時鐘sclk負(fù)責(zé)發(fā)送端和接收端的時鐘同步，與數(shù)據(jù)一起并行發(fā)送。如圖2所示，本專利技術(shù)的并行SerDes系統(tǒng)的結(jié)構(gòu)原理示意圖。發(fā)送端并行數(shù)據(jù)鎖存器11，將輸入的16位并行數(shù)據(jù)d15-d0，在系統(tǒng)時鐘sclk的控制下，完成對發(fā)送并行數(shù)據(jù)的暫存。串行器12，將并行數(shù)據(jù)鎖存器11輸出的16位并行數(shù)據(jù)d15-d0，在系統(tǒng)時鐘sclk的控制下，轉(zhuǎn)換為串行數(shù)據(jù)d0,d1,...,d15，發(fā)送出去。先發(fā)送d0，再發(fā)送d1，最后發(fā)送d15。串行器12的工作頻率同系統(tǒng)時鐘sclk，但占空比不同，串行器12的時鐘由串并時鐘生成器3生成，占空比是1：15，相鄰兩個時鐘的相位相差180°。接收采樣器21，將接收到的串行數(shù)據(jù)d0,d1,...,d15，完成串行差分?jǐn)?shù)據(jù)的采樣接收，并將數(shù)據(jù)的雙端轉(zhuǎn)換為單端。接收端并行器22，接收采樣器21采樣到的16位串行數(shù)據(jù)d0,d1,...,d15，完成串行數(shù)據(jù)到并行數(shù)據(jù)的轉(zhuǎn)換，并行器22的工作頻率同系統(tǒng)時鐘sclk，但占空比不同，并行器22的時鐘由串并時鐘生成器3生成，占空比是1：15，相鄰兩個時鐘的相位相差180°。接收端并行數(shù)據(jù)鎖存器23，接收并行器22輸出的16位并行數(shù)據(jù)d15-d0，完成并行數(shù)據(jù)的暫存，輸出16位并行數(shù)據(jù)dout[15：0]，工作時鐘采用系統(tǒng)時鐘sclk。串并時鐘生成器3，完成由系統(tǒng)時鐘sclk生成的串行器12和并行器22所需的控制時鐘clk-SerDes1--clk-SerDes16，串并時鐘生成器3所生成的時鐘有16相，每一相的占空比都是1：15，相鄰兩個時鐘的相位相差180°。如圖3所示，本專利技術(shù)串行器的邏輯結(jié)構(gòu)原理示意圖。CMOS傳輸門121成的多路選擇開關(guān)，實現(xiàn)并轉(zhuǎn)串的功能。CMOS傳輸門121共有16套CMOS傳輸門，每一套CMOS傳輸門的邏輯結(jié)構(gòu)完全一樣。N本文檔來自技高網(wǎng)...

【技術(shù)保護(hù)點】
一種片上并行SerDes系統(tǒng)，其特征在于：包括數(shù)據(jù)發(fā)送端（1）、數(shù)據(jù)接收端（2），所述數(shù)據(jù)發(fā)送端（1）在系統(tǒng)時鐘sclk的控制下將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，再發(fā)送數(shù)據(jù)接收端（2）；數(shù)據(jù)接收端（2）將接收到的串行數(shù)據(jù)在系統(tǒng)時鐘sclk的控制下轉(zhuǎn)換為并行數(shù)據(jù)。

【技術(shù)特征摘要】
1.一種片上并行SerDes系統(tǒng)，其特征在于：包括數(shù)據(jù)發(fā)送端（1）、數(shù)據(jù)接收端（2），所述數(shù)據(jù)發(fā)送端（1）在系統(tǒng)時鐘sclk的控制下將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，再發(fā)送數(shù)據(jù)接收端（2）；數(shù)據(jù)接收端（2）將接收到的串行數(shù)據(jù)在系統(tǒng)時鐘sclk的控制下轉(zhuǎn)換為并行數(shù)據(jù)。2.如權(quán)利要求1所述的一種片上并行SerDes系統(tǒng)，其特征在于：所述數(shù)據(jù)發(fā)送端（1）包括：發(fā)送端并行數(shù)據(jù)鎖存器（11），完成對發(fā)送并行數(shù)據(jù)的暫存，工作時鐘采用系統(tǒng)時鐘sclk；發(fā)送端串行器（12），完成并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換，所述串行器（12）的工作頻率同系統(tǒng)時鐘sclk，但占空比不同。3.如權(quán)利要求1所述的一種片上并行SerDes系統(tǒng)，其特征在于：所述數(shù)據(jù)接收端（2）包括：接收采樣器（21），完成串行差分?jǐn)?shù)據(jù)的采樣接收，并將差分雙端數(shù)據(jù)轉(zhuǎn)換為單端數(shù)據(jù)；接收端并行器（22），完成串行數(shù)據(jù)到并行數(shù)據(jù)的轉(zhuǎn)換，所述并行器（22）的工作頻率同系統(tǒng)時鐘sclk，但占空比不同；接收端并行數(shù)據(jù)鎖存器（23），完成串行轉(zhuǎn)并行數(shù)據(jù)的暫存，工作時鐘采用系統(tǒng)時鐘sclk。4.如權(quán)利要求1所述的一種片上并行SerDes系統(tǒng)，其特征在于：還包括串并時鐘生成器（3），系統(tǒng)時鐘sclk為輸入信號，生成...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：胡封林，李劍川，
申請(專利權(quán))人：長沙中部芯空微電子研究所有限公司，
類型：發(fā)明
國別省市：湖南;43