一種具有內(nèi)嵌叉指NMOS雙向SCR結(jié)構(gòu)的ESD保護(hù)器件，可用于片上IC的ESD保護(hù)電路。主要由P襯底、P外延、第一N阱、P阱、第二N阱、第一N+注入?yún)^(qū)、第一P+注入?yún)^(qū)、第二N+注入?yún)^(qū)、第三N+注入?yún)^(qū)、第二P+注入?yún)^(qū)、第四N+注入?yún)^(qū)、第五N+注入?yún)^(qū)、第三P+注入?yún)^(qū)、第六N+注入?yún)^(qū)、若干多晶硅柵、若干薄柵氧化層、若干淺隔離槽構(gòu)成。該器件一方面在正、反向的ESD脈沖作用下，器件內(nèi)部均存在一條結(jié)構(gòu)對稱，電學(xué)特性完全相同的ESD電流泄放路徑，可提高器件的ESD電流泄放能力，實(shí)現(xiàn)ESD脈沖的雙向防護(hù)，另一方面由NMOS?M1和M2管構(gòu)成的叉指NMOS結(jié)構(gòu)與寄生P阱電阻形成阻容耦合電流路徑，以增強(qiáng)器件的ESD魯棒性，降低SCR電流導(dǎo)通路徑中的電流密度，增大SCR的導(dǎo)通電阻，提高維持電壓。
【技術(shù)實(shí)現(xiàn)步驟摘要】
本專利技術(shù)屬于集成電路的靜電放電保護(hù)領(lǐng)域，涉及一種高壓ESD保護(hù)器件，具體涉及一種具有內(nèi)嵌叉指NMOS雙向SCR結(jié)構(gòu)ESD的保護(hù)器件，可用于提高片上IC高壓ESD保護(hù)的可靠性。
技術(shù)介紹
靜電放電(ESD)現(xiàn)象普遍存在于自然界中，人們對靜電放電的印象是閃電或冬天脫毛衣時迸出的火花。在半導(dǎo)體工業(yè)中，隨著半導(dǎo)體尺寸的減小和芯片功能的多樣化，靜電放電對集成電路(IC)的潛在威脅顯得越來越明顯，ESD保護(hù)設(shè)計已成為IC系統(tǒng)可靠性設(shè)計中的重要環(huán)節(jié)之一，良好的ESD防護(hù)設(shè)計可以增強(qiáng)IC的電路性能，延長使用壽命。隨著半導(dǎo)體集成功率技術(shù)的快速發(fā)展，功率IC已經(jīng)廣泛的應(yīng)用在人們的生活和生產(chǎn)中，功率IC的大電壓、大電流與大功率特性，大幅提高了功率IC的靜電放電保護(hù)設(shè)計難度。近年來，可控硅(SCR)器件具有單位面積二次失效電流大，ESD魯棒性強(qiáng)的優(yōu)點(diǎn)，在ESD保護(hù)設(shè)計中受到廣泛的關(guān)注。然而，SCR的觸發(fā)電壓高、維持電壓低導(dǎo)致的開啟速度慢、電壓鉗制能力低和易閂鎖的特性，大幅限制了SCR器件在ESD防護(hù)中的應(yīng)用。本專利技術(shù)提供了一種具有內(nèi)嵌叉指NMOS雙向SCR結(jié)構(gòu)的ESD保護(hù)器件技術(shù)方案，通過內(nèi)嵌叉指NMOS結(jié)構(gòu)和寄生P阱電阻形成的阻容耦合效應(yīng)，一方面可降低器件的觸發(fā)電壓，提高器件的響應(yīng)速度，另一方面可以減小SCR電流導(dǎo)通路徑中的電流密度，增大SCR的導(dǎo)通電阻，提高維持電壓。
技術(shù)實(shí)現(xiàn)思路
針對現(xiàn)有的ESD防護(hù)器件中普遍存在的觸發(fā)電壓高、維持電壓低、抗閂鎖能力不足的問題，本專利技術(shù)實(shí)例設(shè)計了一種具有內(nèi)嵌叉指NMOS雙向SCR結(jié)構(gòu)的ESD保護(hù)器件，既充分利用了SCR器件強(qiáng)電流泄放能力的特點(diǎn)，使器件在ESD脈沖作用下，形成PNPN結(jié)構(gòu)的ESD電流泄放路徑，又通過內(nèi)嵌叉指NMOS和寄生P阱電阻的阻容耦合電流路徑，提高器件的響應(yīng)速度，降低雙向SCR電流導(dǎo)通路徑中的電流密度，增大SCR的導(dǎo)通電阻，提高維持電壓。本專利技術(shù)通過以下技術(shù)方案實(shí)現(xiàn)：一種具有內(nèi)嵌叉指NMOS雙向SCR結(jié)構(gòu)的ESD保護(hù)器件，其包括雙向SCR結(jié)構(gòu)的ESD電流泄放路徑和內(nèi)嵌叉指NMOS與寄生電阻形成的阻容耦合電流路徑，以提高器件的ESD魯棒性和電流導(dǎo)通均勻性，增強(qiáng)器件的維持電壓，其特征在于：主要由P襯底、P外延、第一N阱、P阱、第二N阱、第一淺隔離槽、第一N+注入?yún)^(qū)、第二淺隔離槽、第一P+注入?yún)^(qū)、第三淺隔離槽、第二N+注入?yún)^(qū)、第三N+注入?yún)^(qū)、第二P+注入?yún)^(qū)、第四N+注入?yún)^(qū)、第五N+注入?yún)^(qū)、第四淺隔離槽、第三P+注入?yún)^(qū)、第五淺隔離槽、第六N+注入?yún)^(qū)、第六淺隔離槽、第一多晶硅柵、第一薄柵氧化層、第二多晶硅柵、第二薄柵氧化層構(gòu)成；所述P外延在所述P襯底的表面區(qū)域；在所述的P外延表面部分區(qū)域從左到右依次設(shè)有所述第一N阱、所述P阱和所述第二N阱，所述第一N阱的左側(cè)與所述P外延的左側(cè)邊緣相連，所述第一N阱的右側(cè)與所述P阱的左側(cè)相連，所述P阱的右側(cè)與所述第二N阱的左側(cè)相連，所述第二N阱的右側(cè)與所述P外延的右側(cè)邊緣相連；在所述第一N阱的表面部分區(qū)域從左到右依次設(shè)有所述第一淺隔離槽、所述第一N+注入?yún)^(qū)、所述第二淺隔離槽、所述第一P+注入?yún)^(qū)和所述第三淺隔離槽，所述第一N阱的左側(cè)邊緣與所述第一淺隔離槽左側(cè)相連，所述第一淺隔離槽的右側(cè)與所述第一N+注入?yún)^(qū)的左側(cè)相連，所述第一N+注入?yún)^(qū)的右側(cè)與所述第二淺隔離槽的左側(cè)相連，所述第二淺隔離槽的右側(cè)與所述第一P+注入?yún)^(qū)的左側(cè)相連，所述第一P+注入?yún)^(qū)的右側(cè)與所述第三淺隔離槽的左側(cè)相連，所述第三淺隔離槽的右側(cè)與所述第二N+注入?yún)^(qū)的左側(cè)相連；所述第二N+注入?yún)^(qū)橫跨在所述第一N阱和所述P阱的表面部分區(qū)域；在所述P阱的表面部分區(qū)域從左到右依次設(shè)有所述第一多晶硅柵、所述第一薄柵氧化層、所述第三N+注入?yún)^(qū)、所述第二P+注入?yún)^(qū)、所述第四N+注入?yún)^(qū)、所述第二多晶硅柵、所述第二薄柵氧化層，所述第一多晶硅柵在所述第一薄柵氧化層的上方，所述第二多晶硅柵在所述第二薄柵氧化層的上方，所述第一薄柵氧化層的左側(cè)與所述第二N+注入?yún)^(qū)的右側(cè)相連，所述第一薄柵氧化層的右側(cè)與所述第三N+注入?yún)^(qū)的左側(cè)相連，溝道長度D1可根據(jù)被保護(hù)電路的工作電壓調(diào)節(jié)，所述第三N+注入?yún)^(qū)的右側(cè)與所述第二P+注入?yún)^(qū)的左側(cè)相連，所述第二P+注入?yún)^(qū)的右側(cè)與所述第四N+注入?yún)^(qū)的左側(cè)相連，所述第四N+注入?yún)^(qū)的右側(cè)與所述第二薄柵氧化層的左側(cè)相連，所述第二薄柵氧化層的右側(cè)與所述第五N+注入?yún)^(qū)的左側(cè)相連，溝道長度D2可根據(jù)被保護(hù)電路的工作電壓調(diào)節(jié)；所述第五N+注入?yún)^(qū)橫跨在所述P阱與所述第二N阱的表面部分區(qū)域；在所述第二N阱的表面部分區(qū)域從左到右依次設(shè)有所述第四淺隔離槽、所述第三P+注入?yún)^(qū)、所述第五淺隔離槽、所述第六N+注入?yún)^(qū)和所述第六淺隔離槽，所述第四淺隔離槽的左側(cè)與所述第五N+注入?yún)^(qū)的右側(cè)相連，所述第四淺隔離槽的右側(cè)與所述第三P+注入?yún)^(qū)的左側(cè)相連，所述第三P+注入?yún)^(qū)的右側(cè)與所述第五淺隔離槽的左側(cè)相連，所述第五淺隔離槽的右側(cè)與所述第六N+注入?yún)^(qū)的左側(cè)相連，所述第六N+注入?yún)^(qū)的右側(cè)與所述第六淺隔離槽的左側(cè)相連，所述第六淺隔離槽的右側(cè)與所述第二N阱的右側(cè)邊緣相連；第一金屬1與所述第一N+注入?yún)^(qū)相連，第二金屬1與所述第一P+注入?yún)^(qū)相連，第三金屬1與所述第一多晶硅柵相連，第四金屬1與所述第三N+注入?yún)^(qū)相連，第五金屬1與所述第二P+注入?yún)^(qū)相連，第六金屬1與所述第四N+注入?yún)^(qū)相連，第七金屬1與所述第二多晶硅柵相連，第八金屬1與所述第三P+注入?yún)^(qū)相連，第九金屬1與所述第六N+注入?yún)^(qū)相連；所述第三金屬1與第一金屬2相連，所述第五金屬1與所述第一金屬2相連，所述第七金屬1與所述第一金屬2相連，所述第四金屬1與第十金屬1相連，所述第六金屬1與所述第十金屬1相連；所述第一金屬1與第二金屬2相連，所述第二金屬1與所述第二金屬2相連，用作器件的電極端A；所述第八金屬1與第三金屬2相連，所述第九金屬1與所述第三金屬2相連，用作器件的電極端D。本專利技術(shù)的有益技術(shù)效果為：(1)本專利技術(shù)實(shí)例器件在ESD脈沖作用下，當(dāng)所述電極端A接ESD脈沖高電位，所述電極端D接ESD脈沖低電位時，由所述第一P+注入?yún)^(qū)、所述第一N阱、所述P阱、所述第五N+注入?yún)^(qū)、所述第二N阱和所述第六N+注入?yún)^(qū)構(gòu)成一條PNPN結(jié)構(gòu)的正向ESD電流導(dǎo)通路徑，當(dāng)所述電極端A接ESD脈沖低電位，所述電極端D接ESD脈沖高電位時，由所述第三P+注入?yún)^(qū)、所述第二N阱、所述P阱、所述第二N+注入?yún)^(qū)、所述第一N阱和所述第一N+注入?yún)^(qū)構(gòu)成一條PNPN結(jié)構(gòu)的反向ESD電流導(dǎo)通路徑，以增強(qiáng)器件的ESD魯棒性，實(shí)現(xiàn)ESD脈沖的雙向防護(hù)。(3)本專利技術(shù)實(shí)例器件通過由所述第二N+注入?yún)^(qū)本文檔來自技高網(wǎng)...
【技術(shù)保護(hù)點(diǎn)】
一種具有內(nèi)嵌叉指NMOS雙向SCR結(jié)構(gòu)的ESD保護(hù)器件，其包括雙向SCR結(jié)構(gòu)的ESD電流泄放路徑和內(nèi)嵌叉指NMOS和寄生電阻形成的阻容耦合電流路徑，以提高器件的ESD魯棒性和電流導(dǎo)通均勻性，增強(qiáng)器件的維持電壓，其特征在于：主要由P襯底(101)、P外延(102)、第一N阱(103)、P阱(104)、第二N阱(105)、第一淺隔離槽(106)、第一N+注入?yún)^(qū)(107)、第二淺隔離槽(108)、第一P+注入?yún)^(qū)(109)、第三淺隔離槽(110)、第二N+注入?yún)^(qū)(111)、第三N+注入?yún)^(qū)(112)、第二P+注入?yún)^(qū)(113)、第四N+注入?yún)^(qū)(114)、第五N+注入?yún)^(qū)(115)、第四淺隔離槽(116)、第三P+注入?yún)^(qū)(117)、第五淺隔離槽(118)、第六N+注入?yún)^(qū)(119)、第六淺隔離槽(120)、第一多晶硅柵(122)、第一薄柵氧化層(121)、第二多晶硅柵(124)、第二薄柵氧化層(123)構(gòu)成；所述P外延(102)在所述P襯底(101)的表面區(qū)域；在所述的P外延(102)表面區(qū)域從左到右依次設(shè)有所述第一N阱(103)、所述P阱(104)和所述第二N阱(105)，所述第一N阱(103)的左側(cè)與所述P外延(102)的左側(cè)邊緣相連，所述第一N阱(103)的右側(cè)與所述P阱(104)的左側(cè)相連，所述P阱(104)的右側(cè)與所述第二N阱(105)的左側(cè)相連，所述第二N阱(105)的右側(cè)與所述P外延(102)的右側(cè)邊緣相連；在所述第一N阱(103)的表面部分區(qū)域從左到右依次設(shè)有所述第一淺隔離槽(106)、所述第一N+注入?yún)^(qū)(107)、所述第二淺隔離槽(108)、所述第一P+注入?yún)^(qū)(109)和所述第三淺隔離槽(110)，所述第一N阱(103)的左側(cè)邊緣與所述第一淺隔離槽(106)左側(cè)相連，所述第一淺隔離槽(106)的右側(cè)與所述第一N+注入?yún)^(qū)(107)的左側(cè)相連，所述第一N+注入?yún)^(qū)(107)的右側(cè)與所述第二淺隔離槽(108)的左側(cè)相連，所述第二淺隔離槽(108)的右側(cè)與所述第一P+注入?yún)^(qū)(109)的左側(cè)相連，所述第一P+注入?yún)^(qū)(109)的右側(cè)與所述第三淺隔離槽(110)的左側(cè)相連，所述第三淺隔離槽(110)的右側(cè)與所述第二N+注入?yún)^(qū)(111)的左側(cè)相連；所述第二N+注入?yún)^(qū)(111)橫跨在所述第一N阱(103)和所述P阱(104)的表面部分區(qū)域；在所述P阱(104)的表面部分區(qū)域從左到右依次設(shè)有所述第一多晶硅柵(122)、所述第一薄柵氧化層(121)、所述第三N+注入?yún)^(qū)(112)、所述第二P+注入?yún)^(qū)(113)、所述第四N+注入?yún)^(qū)(114)、所述第二多晶硅柵(124)、所述第二薄柵氧化層(123)，所述第一多晶硅柵(122)在所述第一薄柵氧化層(121)的上方，所述第二多晶硅柵(124)在所述第二薄柵氧化層(123)的上方，所述第一薄柵氧化層(121)的左側(cè)與所述第二N+注入?yún)^(qū)(111)的右側(cè)相連，所述第一薄柵氧化層(121)的右側(cè)與所述第三N+注入?yún)^(qū)(112)的左側(cè)相連，溝道長度D1可根據(jù)被保護(hù)電路的工作電壓調(diào)節(jié)，所述第三N+注入?yún)^(qū)(112)的右側(cè)與所述第二P+注入?yún)^(qū)(113)的左側(cè)相連，所述第二P+注入?yún)^(qū)(113)的右側(cè)與所述第四N+注入?yún)^(qū)(114)的左側(cè)相連，所述第四N+注入?yún)^(qū)(114)的右側(cè)與所述第二薄柵氧化層(123)的左側(cè)相連，所述第二薄柵氧化層(123)的右側(cè)與所述第五N+注入?yún)^(qū)(115)的左側(cè)相連，溝道長度D2可根據(jù)被保護(hù)電路的工作電壓調(diào)節(jié)；所述第五N+注入?yún)^(qū)(115)橫跨在所述第二N阱(105)與所述P阱(104)的表面部分區(qū)域；在所述第二N阱(105)的表面部分區(qū)域從左到右依次設(shè)有所述第四淺隔離槽(116)、所述第三P+注入?yún)^(qū)(117)、所述第五淺隔離槽(118)、所述第六N+注入?yún)^(qū)(119)和所述第六淺隔離槽(120)，所述第四淺隔離槽(116)的左側(cè)與所述第五N+注入?yún)^(qū)(115)的右側(cè)相連，所述第四淺隔離槽(116)的右側(cè)與所述第三P+注入?yún)^(qū)(117)的左側(cè)相連，所述第三P+注入?yún)^(qū)(117)的右側(cè)與所述第五淺隔離槽(118)的左側(cè)相連，所述第五淺隔離槽(118)的右側(cè)與所述第六N+注入?yún)^(qū)(119)的左側(cè)相連，所述第六N+注入?yún)^(qū)(119)的右側(cè)與所述第六淺隔離槽(120)的左側(cè)相連，所述第六淺隔離槽(120)的右側(cè)與所述第二N阱(105)的右側(cè)邊緣相連；第一金屬1(125)與所述第一N+注入?yún)^(qū)(107)相連，第二金屬1(126)與所述第一P+注入?yún)^(qū)(109)相連，第三金屬1(127)與所述第一多晶硅柵(122)相連，第四金屬1(128)與所述第三N+注入?yún)^(qū)(112)相連，第五金屬1(129)與所述第二P+注入?yún)^(qū)(113)相連，第六金屬1(130)與所述第四N+注入?yún)^(qū)(114)相連，第七金屬1(131)與所述第二多晶硅柵(124)相連...
【技術(shù)特征摘要】
1.一種具有內(nèi)嵌叉指NMOS雙向SCR結(jié)構(gòu)的ESD保護(hù)器件，其包括雙向SCR結(jié)構(gòu)的ESD電流泄
放路徑和內(nèi)嵌叉指NMOS和寄生電阻形成的阻容耦合電流路徑，以提高器件的ESD魯棒性和電流導(dǎo)通均
勻性，增強(qiáng)器件的維持電壓，其特征在于：主要由P襯底(101)、P外延(102)、第一N阱(103)、P阱(104)、
第二N阱(105)、第一淺隔離槽(106)、第一N+注入?yún)^(qū)(107)、第二淺隔離槽(108)、第一P+注入?yún)^(qū)(109)、第
三淺隔離槽(110)、第二N+注入?yún)^(qū)(111)、第三N+注入?yún)^(qū)(112)、第二P+注入?yún)^(qū)(113)、第四N+注入?yún)^(qū)(114)、
第五N+注入?yún)^(qū)(115)、第四淺隔離槽(116)、第三P+注入?yún)^(qū)(117)、第五淺隔離槽(118)、第六N+注入?yún)^(qū)(119)、
第六淺隔離槽(120)、第一多晶硅柵(122)、第一薄柵氧化層(121)、第二多晶硅柵(124)、第二薄柵氧化層(123)
構(gòu)成；
所述P外延(102)在所述P襯底(101)的表面區(qū)域；
在所述的P外延(102)表面區(qū)域從左到右依次設(shè)有所述第一N阱(103)、所述P阱(104)和所述第二N阱
(105)，所述第一N阱(103)的左側(cè)與所述P外延(102)的左側(cè)邊緣相連，所述第一N阱(103)的右側(cè)與所述P
阱(104)的左側(cè)相連，所述P阱(104)的右側(cè)與所述第二N阱(105)的左側(cè)相連，所述第二N阱(105)的右側(cè)與
所述P外延(102)的右側(cè)邊緣相連；
在所述第一N阱(103)的表面部分區(qū)域從左到右依次設(shè)有所述第一淺隔離槽(106)、所述第一N+注入?yún)^(qū)
(107)、所述第二淺隔離槽(108)、所述第一P+注入?yún)^(qū)(109)和所述第三淺隔離槽(110)，所述第一N阱(103)
的左側(cè)邊緣與所述第一淺隔離槽(106)左側(cè)相連，所述第一淺隔離槽(106)的右側(cè)與所述第一N+注入?yún)^(qū)(107)
的左側(cè)相連，所述第一N+注入?yún)^(qū)(107)的右側(cè)與所述第二淺隔離槽(108)的左側(cè)相連，所述第二淺隔離槽(108)
的右側(cè)與所述第一P+注入?yún)^(qū)(109)的左側(cè)相連，所述第一P+注入?yún)^(qū)(109)的右側(cè)與所述第三淺隔離槽(110)
的左側(cè)相連，所述第三淺隔離槽(110)的右側(cè)與所述第二N+注入?yún)^(qū)(111)的左側(cè)相連；
所述第二N+注入?yún)^(qū)(111)橫跨在所述第一N阱(103)和所述P阱(104)的表面部分區(qū)域；
在所述P阱(104)的表面部分區(qū)域從左到右依次設(shè)有所述第一多晶硅柵(122)、所述第一薄柵氧化層
(121)、所述第三N+注入?yún)^(qū)(112)、所述第二P+注入?yún)^(qū)(113)、所述第四N+注入?yún)^(qū)(114)、所述第二多晶硅柵
(124)、所述第二薄柵氧化層(123)，所述第一多晶硅柵(122)在所述第一薄柵氧化層(121)的上方，所述第二
多晶硅柵(124)在所述第二薄柵氧化層(123)的上方，所述第一薄柵氧化層(121)的左側(cè)與所述第二N+注入?yún)^(qū)
(111)的右側(cè)相連，所述第一薄柵氧化層(121)的右側(cè)與所述第三N+注入?yún)^(qū)(112)的左側(cè)相連，溝道長度D1
可根據(jù)被保護(hù)電路的工作電壓調(diào)節(jié)，所述第三N+注入?yún)^(qū)(112)的右側(cè)與所述第二P+注入?yún)^(qū)(113)的左側(cè)相
連，所述第二P+注入?yún)^(qū)(113)的右側(cè)與所述第四N+注入?yún)^(qū)(114)的左側(cè)相連，所述第四N+注入?yún)^(qū)(114)的右
側(cè)與所述第二薄柵氧化層(123)的左側(cè)相連，所述第二薄柵氧化層(123)的右側(cè)與所述第五N+注入?yún)^(qū)(115)的
左側(cè)相連，溝道長度D2可根據(jù)被保護(hù)電路的工作電壓調(diào)節(jié)；
所述第五N+注入?yún)^(qū)(115)橫跨在所述第二N阱(105)與所述P阱(10...
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：梁海蓮，王鑫，顧曉峰，丁盛，
申請(專利權(quán))人：江南大學(xué)，
類型：新型
國別省市：江蘇;32
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