堆棧式CMOS圖像傳感器及其制造方法技術

本發明專利技術提供了一種堆棧式CMOS圖像傳感器及其制造方法，其中，m行n列像素分為多個像素塊，每個像素塊與一個或者多個信號處理器連接，也就是說每行或者每列的像素被分為多塊，分別與信號處理器連接，由此即使每行或者每列中間有個別像素存在缺陷，也不會導致整行或者整列像素缺陷，從而可以避免整行或者整列的黑線或者亮線問題。

【技術實現步驟摘要】

本專利技術涉及集成電路制造
，特別涉及一種堆棧式CMOS圖像傳感器及其制造方法。
技術介紹
CMOS圖像傳感器屬于光電元器件，CMOS圖像傳感器由于其制造工藝和現有集成電路制造工藝兼容，同時其性能比原有的電荷耦合器件(CCD)圖像傳感器有很多優點，而逐漸成為圖像傳感器的主流。CMOS圖像傳感器可以將驅動電路和像素集成在一起，簡化了硬件設計，同時也降低了系統的功耗。CMOS圖像傳感器由于在采集光信號的同時就可以取出電信號，還能實時處理圖像信息，速度比CCD圖像傳感器快，同時CMOS圖像傳感器還具有價格便宜，帶寬較大，防模糊，訪問的靈活性和較大的填充系數的優點而得到了大量的使用，廣泛應用于工業自動控制和消費電子等多種產品中，如監視器、視頻通訊、玩具等。隨著人們對高質量影像的不斷追求，堆棧式CMOS圖像傳感器被開發出來。堆棧式CMOS圖像傳感器通常包括邏輯晶圓和鍵合在所述邏輯晶圓上的像素晶圓。相對于傳統的CMOS圖像傳感器(包括前照式CMOS圖像傳感器或者背照式CMOS圖像傳感器)，堆棧式CMOS圖像傳感器具有更小的芯片結構以及更快的處理速度。但是，目前的堆棧式CMOS圖像傳感器還存在一些缺陷，例如，容易出現整行或者整列的黑線或者亮線等。
技術實現思路
本專利技術的目的在于提供一種堆棧式CMOS圖像傳感器及其制造方法，以解決現有的堆棧式CMOS圖像傳感器容易出現整行或者整列的黑線或者亮線的問題。為解決上述技術問題，本專利技術提供一種堆棧式CMOS圖像傳感器，所述堆棧式CMOS圖像傳感器包括：邏輯晶圓和鍵合在所述邏輯晶圓上的像素晶圓；其中，所述像素晶圓包括m行n列像素，m行n列像素分為多個像素塊，m、n均為大于等于2的自然數，每個像素塊中的像素行數均小于m且像素列數均小于n；所述邏輯晶圓包括多個信號處理器，每個像素塊與一個或者多個信號處理器連接。可選的，在所述的堆棧式CMOS圖像傳感器中，每個像素塊包括一個像素。可選的，在所述的堆棧式CMOS圖像傳感器中，每個像素塊與一個信號處理器連接。可選的，在所述的堆棧式CMOS圖像傳感器中，所述像素晶圓包括多個傳輸塊，每個像素塊中的每個像素均與同一個傳輸塊連接，每個傳輸塊與一個信號處理器連接。可選的，在所述的堆棧式CMOS圖像傳感器中，每個像素塊中的每個像素均通過一根或者多根連接線與同一個傳輸塊連接。可選的，在所述的堆棧式CMOS圖像傳感器中，所述邏輯晶圓包括多個傳輸塊，每個像素塊中的每個像素均與同一個傳輸塊連接，每個傳輸塊與一個信號處理器連接。本專利技術還提供一種堆棧式CMOS圖像傳感器的制造方法，所述堆棧式CMOS圖像傳感器的制造方法包括：提供邏輯晶圓，所述邏輯晶圓包括多個信號處理器；提供像素晶圓，所述像素晶圓包括m行n列像素，m行n列像素分為多個像素塊，m、n均為大于等于2的自然數，每個像素塊中的像素行數均小于m且像素列數均小于n；將所述像素晶圓與所述邏輯晶圓鍵合，使得每個像素塊與一個或者多個信號處理器連接。可選的，在所述的堆棧式CMOS圖像傳感器的制造方法中，每個像素塊包括一個像素。可選的，在所述的堆棧式CMOS圖像傳感器的制造方法中，所述像素晶圓包括多個傳輸塊，每個像素塊中的每個像素均與同一個傳輸塊連接，將所述像素晶圓與所述邏輯晶圓鍵合時，使得每個傳輸塊與一個信號處理器連接。可選的，在所述的堆棧式CMOS圖像傳感器的制造方法中，所述邏輯晶圓包括多個傳輸塊，每個傳輸塊與一個信號處理器連接，將所述像素晶圓與所述邏輯晶圓鍵合時，使得每個像素塊中的每個像素均與同一個傳輸塊連接。在本專利技術提供的堆棧式CMOS圖像傳感器及其制造方法中，m行n列像素分為多個像素塊，每個像素塊與一個或者多個信號處理器連接，也就是說每行或者每列的像素被分為多塊，分別與信號處理器連接，由此即使每行或者每列中間有個別像素存在缺陷，也不會導致整行或者整列像素缺陷，從而可以避免整行或者整列的黑線或者亮線問題。附圖說明圖1是本專利技術實施例一的堆棧式CMOS圖像傳感器的結構示意圖；圖2是本專利技術實施例二的堆棧式CMOS圖像傳感器的結構示意圖；圖3是本專利技術實施例三的堆棧式CMOS圖像傳感器的結構示意圖。具體實施方式以下結合附圖和具體實施例對本專利技術提出的一種堆棧式CMOS圖像傳感器及其制造方法作進一步詳細說明。根據下面說明和權利要求書，本專利技術的優點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非精準的比例，僅用以方便、明晰地輔助說明本專利技術實施例的目的。特別的，各附圖需要展示的側重點不同，往往都采用了不同的比例。【實施例一】請參考圖1，其為本專利技術實施例一的堆棧式CMOS圖像傳感器的結構示意圖。如圖1所示，所述堆棧式CMOS圖像傳感器1包括：邏輯晶圓10和鍵合在所述邏輯晶圓10上的像素晶圓11；其中，所述像素晶圓11包括m行n列像素，m行n列像素分為多個像素塊，m、n均為大于等于2的自然數，每個像素塊中的像素行數均小于m且像素列數均小于n；所述邏輯晶圓10包括多個信號處理器，每個像素塊與一個或者多個信號處理器連接。在本申請實施例中，示意性的，所述m和n均取值為四，即所述像素晶圓11包括四行四列一共十六個像素。其中，圖1示出了沿行方向的剖面圖，即僅示出了一行中的四個像素的結構示意圖。在本申請實施例中，每個像素塊包括一個像素，也就是說，十六個像素分為了十六個像素塊，即每個像素均與一個信號處理器連接。具體如圖1所示，即像素110a與信號處理器100a連接，像素110b與信號處理器100b連接，像素110c與信號處理器100c連接，像素110d與信號處理器100d連接。由此，任何一個像素存在缺陷，其他像素都不會受到影響。從而提高了堆棧式CMOS圖像傳感器1的質量與可靠性。進一步，每個像素均與一個信號處理器連接，由此可以極大的提高堆棧式CMOS圖像傳感器1的信號處理能力，即快速的實現光電信號的轉換。請繼續參考圖1，在本申請實施例中，所述像素晶圓11還包括連接線，每個像素均與一根連接線連接，進而通過連接線與信號處理器連接。具體的，像素110a通過連接線111a與信號處理器100a連接，像素110b通過連接線111b與信號處理器100b連接，像素110c通過連接線111c與信號處理器100c連接，像素110d通過連接線111d與信號處理器100d連接。進一步的，所述邏輯晶圓10也包括連接線，每個信號處理器與一根連接線連接，進而便于與像素連接。具體的，信號處理器100a與連接線101a連接，信號處理器100b與連接線101b連接，信號處理器100c與連接線101c連接，信號處理器100d與連接線101d連接。優選的，連接線101a、連接線101b、連接線101c及連接線101d分別與連接線111a、連接線111b、連接線111c及連接線111d一一對應，從而便于像素110a通過連接線111a和連接線101a與信號處理器100a連接，像素110b通過連接線111b和連接線101b與信號處理器100b連接，像素110c通過連接線111c和連接線101c與信號處理器100c連接，像素110d通過連接線111d和連接線101d與信號處理器100d連接。在本申請實施例中，每個像素均通過不同的連接線與信號處理器連接，由此，即使某一本文檔來自技高網...

【技術保護點】
一種堆棧式CMOS圖像傳感器，其特征在于，所述堆棧式CMOS圖像傳感器包括：邏輯晶圓和鍵合在所述邏輯晶圓上的像素晶圓；其中，所述像素晶圓包括m行n列像素，m行n列像素分為多個像素塊，m、n均為大于等于2的自然數，每個像素塊中的像素行數均小于m且像素列數均小于n；所述邏輯晶圓包括多個信號處理器，每個像素塊與一個或者多個信號處理器連接。

【技術特征摘要】
1.一種堆棧式CMOS圖像傳感器，其特征在于，所述堆棧式CMOS圖像傳感器包括：邏輯晶圓和鍵合在所述邏輯晶圓上的像素晶圓；其中，所述像素晶圓包括m行n列像素，m行n列像素分為多個像素塊，m、n均為大于等于2的自然數，每個像素塊中的像素行數均小于m且像素列數均小于n；所述邏輯晶圓包括多個信號處理器，每個像素塊與一個或者多個信號處理器連接。2.如權利要求1所述的堆棧式CMOS圖像傳感器，其特征在于，每個像素塊包括一個像素。3.如權利要求2所述的堆棧式CMOS圖像傳感器，其特征在于，每個像素塊與一個信號處理器連接。4.如權利要求1所述的堆棧式CMOS圖像傳感器，其特征在于，所述像素晶圓包括多個傳輸塊，每個像素塊中的每個像素均與同一個傳輸塊連接，每個傳輸塊與一個信號處理器連接。5.如權利要求4所述的堆棧式CMOS圖像傳感器，其特征在于，每個像素塊中的每個像素均通過一根或者多根連接線與同一個傳輸塊連接。6.如權利要求1所述的堆棧式CMOS圖像傳感器，其特征在于，所述邏輯晶圓包括多個傳輸塊，每個像素塊中的每個像素均與同一個傳輸塊連接...

【專利技術屬性】
技術研發人員：邢家明，葉菁，高喜峰，施喆天，
申請(專利權)人：豪威科技上海有限公司，
類型：發明
國別省市：上海;31