存取閃存模塊的方法、閃存控制器以及記憶裝置制造方法及圖紙

本發明專利技術公開了一種存取一閃存模塊的方法，包括：依序將第N～(N+K)筆資料分別寫入至所述閃存模塊中的多個閃存芯片，并分別對所述第N～(N+K)筆數據進行編碼以產生第N～(N+K)組錯誤更正碼，其中所述第N～(N+K)組錯誤更正碼是分別用來對寫入至所述多個閃存芯片中的所述第N～(N+K)筆數據進行錯誤更正，其中N、K為一正整數；以及將第(N+K+1)筆數據寫入至所述閃存模塊中的所述多個閃存芯片，并使用所述第N～(N+K)組錯誤更正碼中至少其一來與所述第(N+K+1)筆數據一并進行編碼，以產生第(N+K+1)組錯誤更正碼。通過實施本發明專利技術，可有效地節省閃存控制器中的存儲器需求，還可更進一步確保數據的安全性。

【技術實現步驟摘要】

本專利技術是涉及閃存，尤其涉及一種存取閃存模塊的方法及相關的閃存控制器與記憶裝置。
技術介紹
為了讓閃存能夠有更高的密度以及更大的容量，閃存的制程也朝向立體化的發展，而產生了幾種不同的立體NAND型閃存(3DNAND-typeflash)。在立體NAND型閃存中，由于整體結構的不同以及浮閘形狀位置的改變，因此在數據的寫入以及讀取上也較傳統的平面NAND型閃存多出了些許的問題。舉例來說，在某些立體NAND型閃存中，會將多條字線(wordline)定義為一字線組，而所述字線組會共同具有部分的控制電路，進而導致當數據寫入到所述字線組的一條字在線的浮閘晶體管發生失敗時(寫入失敗)，會連帶導致所述字線組的其他字在線的浮閘晶體管的數據發生錯誤；此外，若是所述字線組中的一條字線發生斷路或短路的狀況時，也會連帶影響到所述字線組的其他字在線的浮閘晶體管的數據發生錯誤，因此，如何就上述問題提出一種錯誤更正方式，以盡可能地維持數據的正確性，且又不會浪費存儲器空間以節省成本，是一個重要的課題。
技術實現思路
因此，本專利技術的目的之一在于公開一種存取一閃存模塊的方法及相關的閃存控制器與記憶裝置，其使用類似容錯式磁盤陣列(RedundantArrayofIndependentDisks，RAID)的錯誤更正方式，但是卻不會大幅浪費存儲器空間，以解決現有技術中的問題。本專利技術的一實施例公開了一種存取一閃存模塊的方法，所述方法包括：對第N筆數據進行編碼以產生一第N組錯誤更正碼，其中所述第N組錯誤更正碼是用來對所述第N筆數據進行錯誤更正，其中N為一正整數；將所述第N筆資料寫入至所述閃存模塊中；將所述第N組錯誤更正碼寫入至所述閃存模塊中；當所述第N筆數據成功寫入至所述閃存模塊后，刪除所述閃存模塊中的所述第N組錯誤更正碼中至少一部分，但在所述閃存模塊中保留所述第N筆數據。本專利技術的另一實施例公開了一種存取一閃存模塊的方法，所述方法包括：將第N筆數據寫入至所述閃存模塊中的多個閃存芯片，并對所述第N筆數據進行編碼以產生一第N組錯誤更正碼，其中所述第N組錯誤更正碼是用來對寫入至所述多個閃存芯片中的所述第N筆數據進行錯誤更正，其中N為一正整數；當判斷所述第N筆數據已成功寫入至所述多個閃存芯片中之后，保留所述第N組錯誤更正碼；依序將第(N+1)～(N+M)筆資料分別寫入至所述閃存模塊中的所述多個閃存芯片，并分別對所述第(N+1)～(N+M)筆數據進行編碼以產生第(N+1)～(N+M)組錯誤更正碼，其中所述第(N+1)～(N+M)組錯誤更正碼是分別用來對寫入至所述多個閃存芯片中的所述第(N+1)～(N+M)筆數據進行錯誤更正，其中M為一正整數；以及當判斷所述第(N+M)筆數據已成功寫入至所述多個閃存芯片中時，才刪除所述第N～(N+M)組錯誤更正碼。本專利技術的另一實施例公開了一種閃存控制器，其中所述閃存控制器是用來存取一閃存模塊，且所述閃存控制器包括：一存儲器，用來儲存一程序代碼；一微處理器，用來執行所述程序代碼以控制對所述閃存模塊的存取；以及一編碼器；其中所述微處理器對第N筆數據進行編碼以產生一第N組錯誤更正碼，其中所述第N組錯誤更正碼是用來對所述第N筆數據進行錯誤更正，其中N為一正整數；所述微處理器將所述第N筆資料寫入至所述閃存模塊中，并將所述第N組錯誤更正碼寫入至所述閃存模塊中；當所述第N筆資料成功寫入至所述閃存模塊后，所述微處理器刪除所述閃存模塊中的所述第N組錯誤更正碼中至少一部分，但在所述閃存模塊中保留所述第N筆數據。本專利技術的另一實施例公開了一種閃存控制器，其中所述閃存控制器是用來存取一閃存模塊，且所述閃存控制器包括：一存儲器，用來儲存一程序代碼；一微處理器，用來執行所述程序代碼以控制對所述閃存模塊的存取；以及一編碼器；其中所述微處理器將第N筆數據寫入至所述閃存模塊中的多個閃存芯片，且所述編碼器對所述第N筆數據進行編碼以產生一第N組錯誤更正碼，其中所述第N組錯誤更正碼是用來對寫入至所述多個閃存芯片中的所述第N筆數據進行錯誤更正，其中N為一正整數；當所述微處理器判斷所述第N筆資料已成功寫入至所述多個閃存芯片中之后，保留所述第N組錯誤更正碼；所述微處理器依序將第(N+1)～(N+M)筆資料分別寫入至所述閃存模塊中的所述多個閃存芯片，且所述編碼器分別對所述第(N+1)～(N+M)筆數據進行編碼以產生第(N+1)～(N+M)組錯誤更正碼，其中所述第(N+1)～(N+M)組錯誤更正碼是分別用來對寫入至所述多個閃存芯片中的所述第(N+1)～(N+M)筆數據進行錯誤更正，其中M為一正整數；以及當所述微處理器判斷所述第(N+M)筆資料已成功寫入至所述多個閃存芯片中時，才刪除所述第N～(N+M)組錯誤更正碼。本專利技術的另一實施例公開了一種記憶裝置，包括：一閃存模塊；以及一閃存控制器，用來存取所述閃存；其中所述閃存控制器對第N筆數據進行編碼以產生一第N組錯誤更正碼，其中所述第N組錯誤更正碼是用來對所述第N筆數據進行錯誤更正，其中N為一正整數；將所述第N筆資料寫入至所述閃存模塊中；將所述第N組錯誤更正碼寫入至所述閃存模塊中；所述第N筆數據成功寫入至所述閃存模塊后，刪除所述閃存模塊中的所述第N組錯誤更正碼中至少一部分，但在所述閃存模塊中保留所述第N筆數據。本專利技術的另一實施例公開了一種記憶裝置，包括：一閃存模塊；以及一閃存控制器，用來存取所述閃存；其中所述閃存控制器將第N筆數據寫入至所述閃存模塊中的多個閃存芯片，且對所述第N筆數據進行編碼以產生一第N組錯誤更正碼，其中所述第N組錯誤更正碼是用來對寫入至所述多個閃存芯片中的所述第N筆數據進行錯誤更正，其中N為一正整數；當所述閃存控制器判斷所述第N筆數據已成功寫入至所述多個閃存芯片中之后，保留所述第N組錯誤更正碼；所述閃存控制器依序將第(N+1)～(N+M)筆資料分別寫入至所述閃存模塊中的所述多個閃存芯片，并分別對所述第(N+1)～(N+M)筆數據進行編碼以產生第(N+1)～(N+M)組錯誤更正碼，其中所述第(N+1)～(N+M)組錯誤更正碼是分別用來對寫入至所述多個閃存芯片中的所述第(N+1)～(N+M)筆數據進行錯誤更正，其中M為一正整數；以及當判斷所述第(N+M)筆數據已成功寫入至所述多個閃存芯片中時，所述閃存控制器才刪除所述第N～(N+M)組錯誤更正碼。本專利技術的另一實施例公開了一種存取一閃存模塊的方法，所述方法包括：依序將第N～(N+K)筆資料分別寫入至所述閃存模塊中的多個閃存芯片，并分別對所述第N～(N+K)筆數據進行編碼以產生第N～(N+K)組錯誤更正碼，其中所述第N～(N+K)組錯誤更正碼是分別用來對寫入至所述多個閃存芯片中的所述第N～(N+K)筆數據進行錯誤更正，其中N、K為一正整數；以及將第(N+K+1)筆數據寫入至所述閃存模塊中的所述多個閃存芯片，并使用所述第N～(N+K)組錯誤更正碼中至少其一來與所述第(N+K+1)筆數據一并進行編碼，以產生第(N+K+1)組錯誤更正碼。本專利技術的另一實施例公開了一種閃存控制器，其中所述閃存控制器是用來存取一閃存模塊，且所述閃存控制器包括：一存儲器，用來儲存一程序代碼；一微處理器，用來執行所述程序代碼以控制對所述閃存模塊的存取；以及一編碼器；其中所述微處理器依序將第N～(本文檔來自技高網...

【技術保護點】
一種存取一閃存模塊的方法，其特征在于，包括：依序將第N～(N+K)筆資料分別寫入至所述閃存模塊中的多個閃存芯片，并分別對所述第N～(N+K)筆數據進行編碼以產生第N～(N+K)組錯誤更正碼，其中所述第N～(N+K)組錯誤更正碼是分別用來對寫入至所述多個閃存芯片中的所述第N～(N+K)筆數據進行錯誤更正，其中N、K為一正整數；以及將第(N+K+1)筆資料寫入至所述閃存模塊中的所述多個閃存芯片，并使用所述第N～(N+K)組錯誤更正碼中至少其一來與所述第(N+K+1)筆數據一并進行編碼，以產生第(N+K+1)組錯誤更正碼。

【技術特征摘要】
2015.08.10 TW 1041259051.一種存取一閃存模塊的方法，其特征在于，包括：依序將第N～(N+K)筆資料分別寫入至所述閃存模塊中的多個閃存芯片，并分別對所述第N～(N+K)筆數據進行編碼以產生第N～(N+K)組錯誤更正碼，其中所述第N～(N+K)組錯誤更正碼是分別用來對寫入至所述多個閃存芯片中的所述第N～(N+K)筆數據進行錯誤更正，其中N、K為一正整數；以及將第(N+K+1)筆資料寫入至所述閃存模塊中的所述多個閃存芯片，并使用所述第N～(N+K)組錯誤更正碼中至少其一來與所述第(N+K+1)筆數據一并進行編碼，以產生第(N+K+1)組錯誤更正碼。2.如權利要求1所述的方法，其特征在于，K是1，且產生所述第(N+K+1)組錯誤更正碼的步驟包括：使用所述第(N+K)組錯誤更正碼來與所述第(N+K+1)筆數據一并進行編碼，以產生第(N+K+1)組錯誤更正碼。3.如權利要求1所述的方法，其特征在于，K是1，且產生所述第(N+K+1)組錯誤更正碼的步驟包括：使用所述第N組錯誤更正碼來與所述第(N+K+1)筆數據一并進行編碼，以產生第(N+K+1)組錯誤更正碼。4.如權利要求1所述的方法，其特征在于，第N～(N+K+1)筆數據是寫入至所述多個閃存芯片中每一個閃存芯片的不同字線組(wordlinegroup)上的浮閘晶體管，其中每一個字線組包括了多條字線。5.如權利要求1所述的方法，其特征在于，K是1～M之間的任意值，以及所述第N筆數據是寫入到所述多個閃存芯片的一超級區塊中的第一個數據頁，其中所述超級區塊包括了所述多個閃存芯片中每一個閃存芯片的一個區塊；以及所述第(N+M+1)筆數據是寫入到所述多個閃存芯片的所述超級區塊的最后一個數據頁。6.如權利要求5所述的方法，其特征在于，產生所述第(N+K+1)組錯誤更正碼的步驟包括：使用所述第(N+K)組錯誤更正碼來與所述第(N+K+1)筆數據一并進行編碼，以產生第(N+K+1)組錯誤更正碼。7.如權利要求5所述的方法，其特征在于，產生所述第(N+K+1)組錯誤更正碼的步驟包括：使用所述第(N+K-1)組錯誤更正碼來與所述第(N+K+1)筆數據一并進行編碼，以產生第(N+K+1)組錯誤更正碼。8.如權利要求5所述的方法，其特征在于，還包括：將所述第N～(N+K+1)組錯誤更正碼寫入到所述閃存模塊的至少一特定區塊中。9.如權利要求8所述的方法，其特征在于，所述至少一特定區塊中為一單層式儲存的區塊。10.如權利要求8所述的方法，其特征在于，K是1～M之間的任意值，以及所述第N筆數據是寫入到所述多個閃存芯片的一超級區塊中的第一個數據頁，其中所述超級區塊包括了所述多個閃存芯片中每一個閃存芯片的一個區塊；以及所述第(N+M+1)筆數據是寫入到所述多個閃存芯片的所述超級區塊的最后一個數據頁。11.如權利要求10所述的方法，還包括：僅將儲存在所述至少一特定區塊中的所述第(N+K+1)組錯誤更正碼，或是僅將儲存在所述至少一特定區塊中的所述第(N+K)組及第(N+K+1)組錯誤更正碼，寫入到另一區塊中。12.如權利要求11所述的方法，其特征在于，所述至少一特定區塊為一單層式儲存的區塊，而所述另一區塊為多層式儲存、三層式儲存、或是四層式儲存的區塊。13.如權利要求11所述的方法，其特征在于，還包括：在第(N+K+1)組錯誤更正碼，或是將第(N+K)組及第(N+K+1)組錯誤更正碼寫入到所述另一區塊之后，抹除所述至少一特定區塊。14.如權利要求11所述的方法，其特征在于，還包括：讀取所述超級區塊中的一特定資料；當讀取所述特定數據時發生無法由所述超級區塊中本身的錯誤更正碼來進行更正的錯誤時，讀取所述另一區塊中所儲存的所述第(N+K+1)組錯誤更正碼、或是所述第(N+K)組及第(N+K+1)組錯誤更正碼，來對所述特定數據進行錯誤更正。15.如權利要求14所述的方法，其特征在于，所述特定數據為所述超級區塊中任意數據頁中的數據。16.如權利要求11所述的方法，其特征在于，還包括：將所述第N～(N+K+1)組錯誤更正碼寫入到所述閃存模塊的至少一特定區塊中，其中所述至少一特定區塊中為一單層式儲存的區塊。17.一種閃存控制器，所述閃存控制器是用來存取一閃存模塊，其特征在于，所述閃存控制器包括：一存儲器，用來儲存一程序代碼；一微處理器，用來執行所述程序代碼以控制對所述閃存模塊的存取；以及一編碼器；其中所述微處理器依序將第N～(N+K)筆資料分別寫入至所述閃存模塊中的多個閃存芯片，且所述編碼器分別對所述第N～(N+K)筆數據進行編碼以產生第N～(N+K)組錯誤更正碼，其中所述第N～(N+K)組錯誤更正碼是分別用來對寫入至所述多個閃存芯片中的所述第N～(N+K)筆數據進行錯誤更正，且N、K為一正整數；以及所述微...

【專利技術屬性】
技術研發人員：楊宗杰，
申請(專利權)人：慧榮科技股份有限公司，
類型：發明
國別省市：中國臺灣;71