一種溝槽電容及其制備方法技術

本發明專利技術涉及半導體技術領域，所述的一種溝槽電容的制備方法，通過兩次刻蝕、兩次沉積工藝制得，工藝簡單，介電層厚度可調、精度要求低，不但能實現工業化生產，而且制備成本低。同時，所述溝槽電容不但介電層厚度小，單位面積電容值高，且其中的各組件能夠與同一IC中的薄膜晶體管同層制備，能夠有效簡化生產工藝，降低工藝成本。

【技術實現步驟摘要】

本專利技術涉及半導體
，具體涉及一種溝槽電容的制備方法以及該方法制備的溝槽電容。
技術介紹
在集成電路半個多世紀的發展歷程中，晶體管的特征尺寸遵循摩爾定律不斷縮小，實現集成電路功能與性能的不斷提高。然而，電容作為最重要的存儲單元，其尺寸卻一直受制于介電材料，無法有效縮小，大大增加了芯片的總面積，從而，顯著增加了芯片的制造成本。為此，研發人員設計出三種電容結構：平面電容、堆疊電容、溝槽電容，以減少電容尺寸。為了得到較高的電容密度，一般采用較高介電常數的薄膜作為平面電容的介電層以減少平面電容尺寸。然而，由于電容擊穿電壓與介電層的介電常數成反比，因此，采用該方法獲得的平面電容都具有較低的擊穿電壓。堆疊電容通過多層電容極板與介電層的間隔疊加，有效減少了電容尺寸，然而，隨著芯片有源層厚度的減少，限制了堆疊電容的層數，從而無法有效降低電容尺寸。溝槽電容則可以使用高密度的深溝結構在垂直于襯底方向上對電容面積進行有效擴展，有效減少了電容尺寸，而且，其他元件還可以形成在溝槽電容上部，進一步減少芯片尺寸，從而降低了芯片的制造成本。中國專利文獻CN103346148A公開了一種直立式電容結構及其制備方法，該方法包括如下步驟：步驟1，在晶圓襯底上并排制作兩個條形深溝結構；步驟2，在所述條形深溝結構內側壁及晶圓襯底上表面淀積絕緣層；步驟3，在絕緣層之間的深溝中填滿導電材料，形成兩個條形導電層；步驟4，通過刻蝕手段，將所述兩個條形導電層之間的晶圓襯底及絕緣層去掉，形成一條直立的、與導電層等高的深溝結構；步驟5，在步驟4形成的深溝結構內填充介電材料，形成介電層；步驟6，在晶圓襯底背部減薄處理，直至裸露導電層。該直立式電容結構能夠有效減少電容的平面面積，從而實現芯片體積的減小，然而，在集成電路領域，元件的尺寸是限制工藝的主要因素。從該專利文獻的實施例2中可以看出，深溝的深度為60μm-500μm、寬度為3μm-5μm、間距為2μm-5μm，刻蝕深寬比過大、深溝間的間距過小。現有技術中，無論是干法刻蝕工藝還是濕法刻蝕工藝，均無法實現在襯底上形成兩個間距僅為2μm-5μm，且深度深達60μm-500μm的條形深溝，兩條深溝極易刻穿，良品率極低、生產成本極高，不具有實際工業生產運用價值。因此，上述方法很難實現甚至不能實現如此精密電容結構的工業化生產。
技術實現思路
為此，本專利技術所要解決的是現有溝槽電容的制備方法精度要求高、不易實現工業化生產的問題，從而提供一種工藝簡單、易實施的溝槽電容的制備方法以及該方法制備的溝槽電容。為解決上述技術問題，本專利技術采用的技術方案如下：本專利技術所述的一種溝槽電容的制備方法，包括如下步驟：S1、在襯底上開設第一溝槽；S2、在所述第一溝槽中形成至少一個多晶硅電容極板，所述電容極板的厚度方向與所述第一溝槽的深度方向垂直；S3、在所述電容極板上形成與之直接層疊設置的介電層。作為本專利技術實施方式之一，所述步驟S2包括：S211、在所述第一溝槽中填充多晶硅，并對所述多晶硅進行離子摻雜，形成多晶硅填充層；S212、在所述多晶硅填充層中開設在長度方向和深度方向貫通的第二溝槽，形成電容第一極板；所述步驟S3中，所述介電層直接層疊設置在所述第一極板上。所述步驟S3之后還包括：在所述第二溝槽內填充多晶硅，并對所述多晶硅進行離子摻雜；通過光刻、刻蝕方法去除晶片表面沉積的多晶硅，形成電容第二極板。作為本專利技術又一實施方式，所述步驟S2包括：S221、在所述第一溝槽中填充多晶硅，并對所述多晶硅進行離子摻雜，形成多晶硅填充層；S222、在所述多晶硅填充層中開設沿所述第一溝槽長度方向和深度方向貫通的第二溝槽，形成兩層彼此分離的電容第一極板和第二極板。所述步驟S3包括：在所述第二溝槽中填充介電材料，形成介電層。優選地，所述第一溝槽的橫截面為方形或者圓形或者長條形。優選地，所述第一溝槽的開設步驟為：在所述襯底上形成第一掩膜層；以所述第一掩膜層為掩膜對所述襯底進行刻蝕。所述第二溝槽的開設步驟為：在所述多晶硅填充層上形成第二掩膜層；以所述第二掩膜層為掩膜對所述多晶硅填充層進行刻蝕。優選地，所述步驟S3之后還包括形成覆蓋所述溝槽電容的第四氧化層的步驟。優選地，還包括在所述第四氧化層中形成貫通所述第四氧化層，并分別接觸所述第一極板、所述第二極板的電容引線孔，并在所述電容引線孔中沉積導電引線形成電容引線的步驟。本專利技術的上述技術方案相比現有技術具有以下優點：1、本專利技術所述的一種溝槽電容的制備方法，通過兩次刻蝕、兩次沉積工藝制得，工藝簡單、介電層厚度可調、精度要求低，不但能實現工業化生產，而且制備成本低。2、本專利技術所述的一種溝槽電容的制備方法，所述溝槽電容中的各組件能夠與同一IC中的薄膜晶體管同層制備，能夠有效簡化生產工藝，降低工藝成本。3、本專利技術所述的一種溝槽電容，不但介電層厚度小，單位面積電容值高，而且制備工藝簡單、易實現工業化生產。附圖說明為了使本專利技術的內容更容易被清楚的理解，下面根據本專利技術的具體實施例并結合附圖，對本專利技術作進一步詳細的說明，其中圖1-8為本專利技術實施例1所述溝槽電容在制備流程中的剖視圖；圖9-12為本專利技術實施例2所述溝槽電容在制備流程中的剖視圖；圖13是本專利技術實施例1所述的溝槽電容的制備流程圖；圖14是本專利技術實施例2所述的溝槽電容的制備流程圖；圖中附圖標記表示為：1-襯底、2-鈍化層、31-多晶硅填充層、32-第一極板、33-第二極板、4-介電層、51-第一掩膜層、52-第二掩膜層、6-第四氧化層、7-電容引線孔、8-電容引線。具體實施方式為了使本專利技術的目的、技術方案和優點更加清楚，下面將結合附圖對本專利技術的實施方式作進一步地詳細描述。本專利技術可以以許多不同的形式實施，而不應該被理解為限于在此闡述的實施例。相反，提供這些實施例，使得本公開將是徹底和完整的，并且將把本專利技術的構思充分傳達給本領域技術人員，本專利技術將僅由權利要求來限定。在附圖中，為了清晰起見，會夸大層和區域的尺寸和相對尺寸。實施例1本實施例提供一種溝槽電容及其制備方法，如圖8所示，所示溝槽電容包括垂直形成在襯底1中且彼此隔離的電容第一極板32、第二極板33，以及夾設在兩塊所示電容極板32、33中的介電層4。本實施例中，所述電容極板32、33為摻入雜質P的多晶硅極板，電阻值小于15Ω/□，賦予所述溝槽電容較大的電容值。所述襯底1為硅襯底，作為本專利技術的可變換實施例，所述襯底1選自但不限于N型硅襯底及P型硅襯底，均可以實現本專利技術的目的，屬于本專利技術的保護范圍。所述溝槽電容的制備方法，如圖13所示，包括如下步驟：S1、如圖1所示，在所述襯底1上生長第一氧化層，在所述第一氧化層上形成第一光刻膠層，通過曝光、顯影工藝在所述第一氧化層上形成光刻膠掩膜圖案，通過刻蝕工藝對所述第一氧化層進行刻蝕，形成第一掩膜層51；然后去除光刻膠。本實施例中，所述第一氧化層為二氧化硅層，厚度為作為本專利技術可變換實施例，所述第一氧化層厚度可以為均可以實現本專利技術的目的，屬于本專利技術的保護范圍。如圖2所示，以所述第一掩膜層51為掩膜對所述襯底1進行刻蝕，在襯底1上開設第一溝槽61，并除去所述第一掩膜層51。所述第一溝槽61的橫截面選自但不限于方形或者圓形或者長條形等任意形狀，本實施例中，為了進一步減少本文檔來自技高網...

【技術保護點】
一種溝槽電容的制備方法，其特征在于，包括如下步驟：S1、在襯底(1)上開設第一溝槽(61)；S2、在所述第一溝槽(61)中形成至少一個多晶硅電容極板，所述電容極板的厚度方向與所述第一溝槽(61)的深度方向垂直；S3、在所述電容極板上形成與之直接層疊設置的介電層(4)。

【技術特征摘要】
1.一種溝槽電容的制備方法，其特征在于，包括如下步驟：S1、在襯底(1)上開設第一溝槽(61)；S2、在所述第一溝槽(61)中形成至少一個多晶硅電容極板，所述電容極板的厚度方向與所述第一溝槽(61)的深度方向垂直；S3、在所述電容極板上形成與之直接層疊設置的介電層(4)。2.根據權利要求1所述的溝槽電容的制備方法，其特征在于，所述步驟S2包括：S211、在所述第一溝槽(61)中填充多晶硅，并對所述多晶硅進行離子摻雜，形成多晶硅填充層(31)；S212、在所述多晶硅填充層(31)中開設在長度方向和深度方向貫通的第二溝槽(62)，形成電容第一極板(32)；所述步驟S3中，所述介電層(4)直接層疊設置在所述第一極板(32)上。3.根據權利要求2所述的溝槽電容的制備方法，其特征在于，所述步驟S3之后還包括：在所述第二溝槽(62)內填充多晶硅，并對所述多晶硅進行離子摻雜；通過光刻、刻蝕方法去除晶片表面沉積的多晶硅，形成電容第二極板(33)。4.根據權利要求1所述的溝槽電容的制備方法，其特征在于，所述步驟S2包括：S221、在所述第一溝槽(61)中填充多晶硅，并對所述多晶硅進行離子摻雜，形成多晶硅填充層(31)；S222、在所述多晶硅填充層(31)中開設沿所述第一溝槽(61)長度方向和深度方向貫通的第二溝槽(6...

【專利技術屬性】
技術研發人員：李如東，譚志輝，冶曉飛，
申請(專利權)人：北大方正集團有限公司，深圳方正微電子有限公司，
類型：發明
國別省市：北京;11