本發明專利技術屬于集成電路領域，由于靜電放電問題已經成為一個影響芯片可靠性的相當嚴重的問題，而ESD的發生又有很大的隨機性和偶然性，因此如何選擇ESD保護器件，設計ESD保護電路提高整體ESD魯棒性，增強IC芯片的ESD承受能力成為IC可靠性設計的研究重點。這里給出了一款FPGA芯片設計高性能全方位保護的ESD防護網絡，結合1umCMOS工藝以及該芯片的特點，針對IO以及多電源的情況設計了有針對性的ESD保護電路。
【技術實現步驟摘要】
本專利技術屬于集成電路領域，由于靜電放電問題已經成為一個影響芯片可靠性的相當嚴重的問題，而ESD的發生又有很大的隨機性和偶然性，因此如何選擇ESD保護器件，設計ESD保護電路提高整體ESD魯棒性，增強IC芯片的ESD承受能力成為IC可靠性設計的研究重點。
技術介紹
CMOS工藝不斷在更新發展，元器件尺寸不斷縮小，導致CMOS集成電路對ESD的防護效果降低很多，但是與此同時外部環境中靜電荷數量卻沒有減少，因此，在這種情況下CMOS集成電路受到的破壞就會更加嚴重。此外，為了進一步提升集成電路的性能與速度，在進入次微米工藝后，半導體行業為了克服小尺寸帶來的問題不斷研究出先進的新工藝：LDD(Lightly-DopedDrain)工藝、Silicide工藝，Polycide工藝以及Salicide工藝等。其中第一項工藝是為了克服熱載子問題而出現的，后面三項工藝的工作原理相同，都是針對降低寄生電阻而研發產生的：Silicide工藝降低MOS管源端(Source)與漏端(Drain)的寄生電阻Rs與Rd；Polycide工藝降低MOS器件柵端(Gate)的寄生電阻Rg；將這兩者工藝結合在一起就產生了Salicide工藝，以上這些先進的工藝，都對ESD的保護起了負面影響。近幾年的超大規模集成電路設計中，片上系統(Soc)發展迅速，集成在同一芯片上器件的數目成倍增長，電路也越來越復雜。不同類型的電路被集成在一起，使得Soc具有數模混合、多電源、高密度引腳，以及復雜的封裝形式等特點。這些特點都更加劇了Soc芯片內部電路受到ESD損壞的概率。考慮到這些因素，傳統的僅僅在輸入輸出端口添加ESD保護電路的設計方法已經不能滿足新的ESD測試，現在的Soc芯片必須從芯片全局出發，設計整個芯片ESD網絡設計，才能對芯片內部的電路起到真正的保護作用。對靜電防護的研究可以追溯到十五世紀，當時的歐洲軍事部門就已經在軍用產品上嘗試使用靜電防護措施。三個世紀之后我們熟知的避雷針專利技術也是為了躲避自然界中的天然放電的危害。雖然靜電防護的意識由來已久，但是直到1947年晶體管的專利技術和20世紀60年代金屬氧化物半導體(MOS)技術的發展，ESD現象才正式登上半導體的舞臺被人們所認識。在20世紀70年代，國外專家意識到半導體在生產制造過程中出現的ESD問題，在1979年成立了EOS|ESD研究協會。但由于當時IC工藝線寬較大，ESD對IC芯片的危害并不嚴重，所以業界沒有足夠重視ESD問題，直到工藝的發展使得靜電放電產生的破壞日趨突出，對IC芯片行業帶來的損失已經不容忽視，ESD的研究才成為一個重要課題被半導體以及其他一些電子領域的專家和學者重點關注。國內的起步較晚，但是因為近幾年重視了研究發展，國內外的差距也在不斷的減少。軍事領域以及企業科研機構都有強烈的ESD防護意識，在投入大量資金以及引進相關人才之后，也都取得了不俗的成果。ESD防護技術在上述背景下一直在發展創新，在ESD領域的發展史上創造性的專利技術和專利一直層出不窮：1968年Wunsh和R.R.Bell在熱擴散時間常數機制中引進了功率失效電熱模型。1983年Fujitsu的N.Sasaki專利技術的專利“提供保護電路的半導體集成電路”引入了柵級耦合薄氧化層和串聯電容的電阻，首次使用了串聯電阻和地電阻的柵級耦合薄氧化層器件。1989年，德州儀器的C.Duvvury專利技術的專利“帶改進ESD保護的輸出緩沖器”創新了輸出級的ESD保護優化。1990年R.Rountree專利技術了專利“帶增強型ESD保護的電路結構”，1993年Kirsch等人的專利“緩沖器鉗位電路ESD二極管串網絡”。臺灣交通大學的M.D.ker教授在2000年專利“深亞微米集成電路的襯底觸發靜電放電保護電路”首次提出襯底觸發ESD保護網絡。
技術實現思路
本專利技術提供一套完整的全芯片ESD保護網絡，此ESD設計克服了芯片多電源混合，小線寬的工藝難點，提高了芯片的可靠性。本專利技術鑒于上述情況，針對這款FPGA特有的IO接口特點，結合多電源，數模混合的芯片特性，完成可靠的全芯片ESD防護網絡設計。將IO端口分成用戶IO、專用IO以及高壓端口，針對不同的IO端口設計不同的ESD保護電路，考慮全芯片情況下電源鉗位電路的布局方案，針對多電源的情況設計了接口電路的ESD保護電路和不同電源域之間的軌到軌ESD保護電路。附圖說明為了更清楚地說明本專利技術中ESD保護電路的設計方案，下面將對上述描述中所涉及到的一些電路使用附圖作簡單地介紹。顯而易見地，下面描述中的附圖是本專利技術的一些電路設計原理以及原始與優化后的設計方案。圖1為本專利技術FPGA全芯片ESD防護網絡設計方案。圖2為本專利技術專用IO端口ESD設計方案。圖3為本專利技術用戶IO端口ESD設計方案。圖4為本專利技術電源鉗位布局優化設計方案。圖5為本專利技術混合電源ESD保護電路設計方案。圖6為本專利技術全芯片ESD保護電路VDD-to-VSS泄放路徑。具體實施方式為使本專利技術的技術特點以及所做的工作更加清楚，下面將結合本專利技術的附圖，對本專利技術在實施過程中的技術方案進行清楚、完整地描述，顯然，所描述的設計是本專利技術一部分設計，而不是全部的設計。基于本專利技術中的設計，本領域普通技術人員在沒有作出創造性勞動前提下所獲得的所有其他的設計，都屬于本專利技術保護的范圍。圖1為本專利技術FPGA全芯片ESD防護網絡設計方案的框圖。如圖1所示，本設計的架構包含了整個FPGA芯片需要考慮ESD保護的模塊，以及這些模塊之間的ESD保護方案、整個架構中包括了輸入輸出端口的ESD保護電路設計、電源鉗位ESD保護電路設計、軌到軌ESD保護電路設計。架構中給出的只是全芯片ESD防護網絡的一個拓撲結構，在實際電路設計中，卻要復雜的多，要根據具體的芯片具體設計ESD保護電路。圖2為本專利技術專用IO端口的ESD保護電路設計圖。如圖2所示，電路中的電阻R為限流電阻，分擔一部分的ESD電壓，提高整體電路的靜電防護性能。R的大小為1.5KΩ。當引腳對VDDQ放電時，ESD電流從PAD流入芯片，經過限流電阻R，通過GDPMOS放電。在加正ESD電壓時，GDPMOS上寄生的Dp起到保護輸入輸出PAD安全的作用；在加負ESD電壓時，電源線VDD與PAD之間GDPMOS開啟泄放ESD電流。當引腳對GHDQ放電時，ESD電流從PAD流入芯片，經過限流電阻R，通過GGNMOS放電。在正ESD電壓下，開啟PAD與地線之間的GGNMOS泄放ESD電流；在負ESD電壓下，起作用的是GGNMOS上寄生的二極管Dn。圖3為本專利技術用戶IO端口ESD保護電路設計圖。如圖3所示，用戶IO端口有四部分組成：輸出寄存器IO_OUT；輸入寄存器IO_IN；PAD_Drive；ESD保護結構。In_Control和Out_Control是全局輸入輸出使能信號，當In_Control信號起作用時，PAD才允許數據輸入；當Out_Control信號起作用時，PAD則允許輸出。圖4為本專利技術電源鉗位布局優化設計方案。如圖4所示，VDD-to-VSSESD鉗位電路的位置距離要保護的IOBPAD很遠，同時過長的電源線VDD和地線VSS產生了更大的寄生串聯電阻Rdd和Rss，VDD-to-VSS本文檔來自技高網...
【技術保護點】
一種反熔絲FPGA芯片的ESD保護電路設計，其特征在于，包括：結合1um的CMOS工藝以及芯片特點，設計滿足特定IO要求的專用ESD電路；針對VDD?to?VSS及Pin?to?Pin兩種測試模式設計電源鉗位電路；給出芯片多電源的ESD設計解決方案，包括不同電源間接口處的ESD和不同電源域之間的軌到軌保護電路；結合工藝特點，給出了高效的ESD版圖設計方案。
【技術特征摘要】
1.一種反熔絲FPGA芯片的ESD保護電路設計，其特征在于，包括：結合1um的CMOS工藝以及芯片特點，設計滿足特定IO要求的專用ESD電路；針對VDD-to-VSS及Pin-to...
【專利技術屬性】
技術研發人員：吳天健，
申請(專利權)人：吳天健，
類型：發明
國別省市：四川;51
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