用于金屬柵極技術的P柵極到N柵極邊界電阻的分路制造技術

在所描述的示例中，集成電路(100)包括具有金屬柵極NMOS晶體管(104)和金屬柵極PMOS晶體管(105)的部件。NMOS晶體管(104)的金屬柵極結構(107)被設置成電氣串聯并鄰接PMOS晶體管(105)的金屬柵極結構(113)。柵極分路(124)在NMOS晶體管(104)的金屬柵極結構(107)和PMOS晶體管(105)的金屬柵極結構(113)之間的邊界上方形成。該柵極分路(124)在NMOS晶體管(104)的金屬柵極結構(107)和PMOS晶體管(105)的金屬柵極結構(113)之間提供低電阻連接。該柵極分路(124)沒有通過集成電路(100)的互連元件至其它部件的電連接。

【技術實現步驟摘要】
【國外來華專利技術】
本申請總體涉及集成電路，并且更具體涉及集成電路中的金屬柵極MOS晶體管。
技術介紹
集成電路可包括金屬柵極n溝道金屬氧化物半導體(NMOS)晶體管和金屬柵極p溝道金屬氧化物半導體(PMOS)晶體管，并可具有諸如逆變器、邏輯門、靜態隨機存取存儲器(SRAM)單元等部件，其中NMOS晶體管的金屬柵極與PMOS晶體管的金屬柵極電氣串聯并鄰接。在每個部件中，高k柵極介電材料可在NMOS柵極的柵極金屬與PMOS柵極的柵極金屬之間存在，不合乎期望地導致NMOS柵極和PMOS柵極之間的高電阻。此外，NMOS柵極可具有占用NMOS柵極的顯著部分的低功函數層，并且PMOS柵極可具有同樣占用PMOS柵極的顯著部分的高功函數層，因此電接合可在NMOS柵極和PMOS柵極之間存在，這也導致NMOS柵極和PMOS柵極之間的高電阻。在NMOS柵極和PMOS柵極之間的高電阻可能不合乎期望地導致沿柵極的去偏置(debiasing)和部件性能損失。
技術實現思路
在所描述的示例中，集成電路包括具有金屬柵極NMOS晶體管和金屬柵極PMOS晶體管的部件。NMOS晶體管的金屬柵極結構與PMOS晶體管的金屬柵極結構被設置成電氣串聯并鄰接。柵極分路(shunt)在NMOS晶體管的金屬柵極結構和PMOS晶體管的金屬柵極結構之間的邊界上方形成。該柵極分路沒有通過集成電路的互連元件至其它部件的電連接。附圖說明圖1是包含具有由柵極分路連接的金屬柵極NMOS晶體管和金屬柵極PMOS晶體管的部件的示例集成電路的截面圖。圖2A至圖2H是以連續的制造階段描繪的圖1的集成電路的截面圖。圖3A至圖3E是以連續的制造階段描繪的另一示例集成電路的截面圖，該另一示例集成電路包含具有由柵極分路連接的金屬柵極NMOS晶體管和金屬柵極PMOS晶體管的部件。圖4是包含具有由柵極分路連接的金屬柵極NMOS晶體管和金屬柵極PMOS晶體管的部件的另一示例集成電路的截面圖。圖5是包含具有由柵極分路連接的金屬柵極NMOS晶體管和金屬柵極PMOS晶體管的部件的另一示例集成電路的截面圖。圖6是包含具有由柵極分路連接的金屬柵極finFET和金屬柵極finFET的部件的示例集成電路的截面圖。具體實施方式以下共同待決專利申請通過引用并入本文：申請號US14/282,600。附圖未按比例繪制，并且僅提供它們以示出示例實施例。一些行為可以以不同的順序發生和/或與其它行為或事件同時發生。此外，實施根據示例實施例的方法并不需要所有示出的行為或事件。一種集成電路包括具有金屬柵極NMOS晶體管和金屬柵極PMOS晶體管的部件，其中NMOS晶體管的金屬柵極結構被設置成與PMOS晶體管的金屬柵極電氣串聯并鄰接。柵極分路在NMOS晶體管的金屬柵極和PMOS晶體管的金屬柵極之間的邊界上方形成。該柵極分路沒有通過集成電路的互連元件至其它部件的電連接。與柵極分路分離地形成至NMOS晶體管的金屬柵極和PMOS晶體管的金屬柵極中的至少一個的電連接。該柵極分路可與其它互連元件同時形成或者可與其它互連元件分離地形成。圖1是包含具有由柵極分路連接的金屬柵極NMOS晶體管和金屬柵極PMOS晶體管的部件的示例集成電路的截面圖。集成電路100形成在襯底101中和襯底101上，襯底101包括半導體材料102。例如，襯底101可以是硅晶片或絕緣體上硅(SOI)晶片。而且，例如，半導體材料102可以是體硅晶片的單晶硅，或者可以是硅晶片上的外延生長層。場氧化物103被設置在襯底101的頂表面處以側向地隔離用于金屬柵極NMOS晶體管104的區域、用于金屬柵極PMOS晶體管105的區域和用于第三金屬柵極金屬氧化物半導體(MOS)晶體管106的區域。金屬柵極NMOS晶體管104包括NMOS金屬柵極結構107，其具有在襯底101的半導體材料102上的高k柵極介電層108、在柵極介電層108上的NMOS功函數層109、在NMOS功函數層109上的NMOS勢壘110以及在NMOS勢壘110上的NMOS填充金屬111。高k柵極介電層108可以是1納米到3納米厚，并可包括例如氧化鉿、氧化鋯和/或氧化鉭。NMOS功函數層109可以是2納米到10納米厚，并可包括例如鈦、鉭、氮化鈦、氮化鉭或其它耐熱材料。NMOS勢壘110可以是2納米到5納米厚，并可包括例如氮化鈦、氮化鉭或向NMOS填充金屬111中的元素諸如鋁提供勢壘的其它金屬材料。NMOS填充金屬111可以是至少20納米厚，并可包括例如鋁和/或鈷鋁合金。NMOS金屬柵極結構107的其它層配置在示例實施例的范圍內。NMOS金屬柵極結構107延伸到場氧化物103的相鄰實例上以提供用于接觸件的著落區(landingarea)112。金屬柵極PMOS晶體管105包括PMOS金屬柵極結構113，其具有在襯底101的半導體材料102上的高k柵極介電層114、在柵極介電層114上的PMOS功函數層115、在PMOS功函數層115上的PMOS勢壘116以及在PMOS勢壘116上的PMOS填充金屬117。高k柵極介電層114可以是1納米到3納米厚，并可包括氧化鉿、氧化鋯和/或氧化鉭，并可具有與NMOS金屬柵極結構107的高k柵極介電層108類似的組分。PMOS功函數層115可以是2納米到10納米厚，并可包括鈦、鉭、氮化鈦、氮化鉭或其它耐熱材料，具有與NMOS功函數層109不同的組分。PMOS勢壘116可以是2納米到5納米厚，并可包括例如氮化鈦、氮化鉭或向PMOS填充金屬117中的元素諸如鋁提供勢壘的其它金屬材料。PMOS填充金屬117可以是至少20納米厚，并可包括例如鋁和/或鈷鋁合金，并可具有與NMOS填充金屬111類似的組分。PMOS金屬柵極結構113的其它層配置在示例實施例的范圍內。在該示例中，PMOS金屬柵極結構113不包括用于接觸件的著落區。PMOS金屬柵極結構113與NMOS金屬柵極結構107毗連。在該示例中，高k柵極介電層108向上延伸到NMOS金屬柵極結構107的側向表面上，并且高k柵極介電層114向上延伸到PMOS金屬柵極結構113的側向表面上，使得高k柵極介電層108和高k柵極介電層114被設置在NMOS填充金屬111和PMOS填充金屬117之間，通過高k柵極介電層108和高k柵極介電層114在NMOS填充金屬111和PMOS填充金屬117之間產生高電阻。第三金屬柵極MOS晶體管106包括第三金屬柵極結構118，其可類似于NMOS金屬柵極結構107或PMOS金屬柵極結構113。在該示例中，第三金屬柵極MOS晶體管106是n溝道晶體管，并且第三金屬柵極結構118類似于NMOS金屬柵極結構107。第三金屬柵極結構118延伸到場氧化物103的相鄰實例上以提供用于接觸件的著落區119。集成電路100包括圍繞NMOS金屬柵極結構107、PMOS金屬柵極結構113和第三金屬柵極結構118的下介電層120。下介電層120可以主要包括二氧化硅，可能具有一層氮化硅。下介電層120的頂表面可與NMOS金屬柵極結構107、PMOS金屬柵極結構113和第三金屬柵極結構118的頂表面基本共面。集成電路100進一步包括設置在下介電層120、NMOS金屬柵極結構107、PMOS金屬柵極結構113和第三金屬柵極結構118上方本文檔來自技高網...

【技術保護點】
一種集成電路，其包括：包括半導體材料的襯底；金屬柵極n溝道金屬氧化物半導體晶體管，即金屬柵極NMOS晶體管，其包括NMOS金屬柵極結構；金屬柵極p溝道金屬氧化物半導體晶體管，即金屬柵極PMOS晶體管，其包括PMOS金屬柵極結構，所述PMOS金屬柵極結構鄰接所述NMOS金屬柵極結構；以及柵極分路，其設置在所述NMOS金屬柵極結構和所述PMOS金屬柵極結構之間的邊界之上，所述柵極分路與所述NMOS金屬柵極結構和所述PMOS金屬柵極結構形成電接觸，并提供從所述NMOS金屬柵極結構到所述PMOS金屬柵極結構的低電阻連接，所述柵極分路沒有通過所述集成電路中的互連元件至其它部件的電連接。

【技術特征摘要】
【國外來華專利技術】2014.05.20 US 14/282,5381.一種集成電路，其包括：包括半導體材料的襯底；金屬柵極n溝道金屬氧化物半導體晶體管，即金屬柵極NMOS晶體管，其包括NMOS金屬柵極結構；金屬柵極p溝道金屬氧化物半導體晶體管，即金屬柵極PMOS晶體管，其包括PMOS金屬柵極結構，所述PMOS金屬柵極結構鄰接所述NMOS金屬柵極結構；以及柵極分路，其設置在所述NMOS金屬柵極結構和所述PMOS金屬柵極結構之間的邊界之上，所述柵極分路與所述NMOS金屬柵極結構和所述PMOS金屬柵極結構形成電接觸，并提供從所述NMOS金屬柵極結構到所述PMOS金屬柵極結構的低電阻連接，所述柵極分路沒有通過所述集成電路中的互連元件至其它部件的電連接。2.根據權利要求1所述的集成電路，其中所述NMOS金屬柵極結構和所述PMOS金屬柵極結構中的恰好一個包括著落區，并且所述集成電路進一步包括：在所述著落區處至所述集成電路的其它電路元件的電連接。3.根據權利要求1所述的集成電路，其進一步包括：包括第三金屬柵極結構的第三金屬柵極金屬氧化物半導體晶體管即第三金屬柵極MOS晶體管，所述第三金屬柵極結構包括著落區；以及在所述著落區處設置在所述第三金屬柵極結構之上的接觸件，所述接觸件構成至所述第三金屬柵極結構的電連接，使得所述接觸件和所述柵極分路具有類似結構。4.根據權利要求1所述的集成電路，其中所述柵極分路包括粘合層和設置在所述粘合層上方的填充金屬。5.根據權利要求4所述的集成電路，其中所述粘合層包括鈦。6.根據權利要求4所述的集成電路，其中所述填充金屬包括選自由鎢、鋁和鈷鋁合金構成的集合的金屬。7.根據權利要求1所述的集成電路，其中所述柵極分路包括設置在下金屬前介電層即下PMD層中的下分路通孔和設置在上PMD層中的上分路通孔。8.根據權利要求1所述的集成電路，其中所述金屬柵極NMOS晶體管是金屬柵極n溝道鰭式場效應晶體管即金屬柵極n溝道finFET，并且所述金屬柵極PMOS晶體管為金屬柵極p溝道finFET。9.根據權利要求1所述的集成電路，其中所述NMOS金屬柵極結構包括NMOS功函數層和NMOS填充金屬，所述PMOS金屬柵極結構包括PMOS功函數層和PMOS填充金屬，并且所述柵極分路與所述NMOS填充金屬和所述PMOS填充金屬形成電接觸。10.根據權利要求1所述的集成電路，其中：所述NMOS金屬柵極結構包括NMOS功函數層、設置在所述NMOS功函數層上的NMOS勢壘和設置在所述NMOS勢壘上的NMOS填充金屬；所述PMOS金屬柵極結構包括PMOS功函數層、設置在所述PMOS功函數層上的PMOS勢壘和設置在所述PMOS勢壘上的PMOS填充金屬；并且所述柵極分路與所述NMOS勢壘和所述PMOS勢壘形成電接觸。11.一種形成集成電路的方法，其包括...

【專利技術屬性】
技術研發人員：S·萊特爾，M·楠達庫瑪，
申請(專利權)人：德克薩斯儀器股份有限公司，
類型：發明
國別省市：美國;US