瞬態電壓抑制器及其制造方法技術

本發明專利技術提供了一種瞬態電壓抑制器及其制造方法，在現有的瞬態電壓抑制器的基礎上額外的添加柵疊層，并利用擴散隔離區復用為導電通道，使得所述柵疊層、第一摻雜區、導電通道、第二半導體層構成一個與所述瞬態電壓抑制器的齊納或雪崩二極管并聯的MOS管，以實現在I/O端的電流較大時，所述MOS管導通，從而為所述齊納或雪崩二極管分擔部分I/O端的電流，以避免所述齊納或雪崩二極管因為承受過高的電流而損壞，提高了所述瞬態電壓抑制的魯棒性能，且不會引起制造成本的明顯增加。

【技術實現步驟摘要】

本專利技術設計半導體器件及其制造方法，尤其涉及一種瞬態電壓抑制器及其制造方法。
技術介紹
瞬態電壓抑制器(TVS器件)用于保護集成電路免受因集成電路上突發的過壓帶來的損害。隨著帶有易受過電壓損害的集成電路器件的增加，對于瞬態電壓抑制器保護的需要也日益增加，諸如USB電源、數據線保護、視頻界面、高速以太網、筆記本電腦、監視器以及平板顯示器等器件均需要應用瞬態電壓抑制器，這些器件中的高速率傳輸器件除了要求瞬態電壓抑制器具有較強的保護能力外，還需要有較快的響應速度，因此，需要瞬態電壓抑制器具有較低的寄生電容，如低于0.5PF。圖1a現有技術中常用的瞬態電壓抑制器的結構示意圖，圖1b為其等效電路，而圖1c為其電容等效電路圖。在圖1a中，N型埋層NBL與P型襯底P-sub形成圖1b中的齊納二極管DZ，P型摻雜區P+與N型外延層Nepi形成圖1b中的整流二極管D1，N型摻雜區N+與P型外延層Pepi形成圖1b中的整流二極管D2。齊納二極管DZ與整流二極管D1串聯后再與整流二極管D2并聯在I/O與GND之間。當I/O端出現正的靜電放電電壓時，靜電電流由整流二極管D1、齊納二極管DZ到GND端，整流二極管D1正向偏置，而齊納二極管DZ反向擊穿，使得I/O端的電壓被鉗位為一個較低的電壓，當I/O端出現正負靜電放電電壓時，靜電電流通過整流二極管D2到GND端，而整流二極管D1反偏。從圖1c的電容等效電路可得出I/O與GND之間的電容CI/O-GND＝C1*CZ/(C1+CZ)+C2.由于齊納二極管DZ作為ESD保護器件，為了獲得較強的ESD保護，齊納二極管DZ需要較大的PN結面積，即N型埋層NBL的面積較大因此，CZ不可避免的很大，則CI/O-GND約等于C1+C2。綜上，對于現有的這種瞬態電壓抑制器結構而言，為了減少其寄生電容，只能盡可能的減小電容C1、C2。如需要減小二極管D1的結面積，則只能減小P型摻雜區P+的面積，然而，二極管D1的結面積設計得較小，又會影響瞬態電壓抑制器器件的魯棒性，即使瞬態電壓抑制器不能承受大的浪涌電流或靜電電流。因為，當I/O端的電流從高摻雜濃度的P型摻雜區P+到N型外延層Npei，再到N埋層NBL，最后通過P型襯底P-Sub到GND端，若P+區的面積相對NBL來說非常小，如圖1所示，NBL與P-Sub形成的PN結只有一部分(P+區域下方的部分)用來通過大部分的I/O端的電流，從而使得該區域由于電流高度集中而溫度過高，最終可能損壞齊納二極管DZ，使的瞬態電壓抑制失效。因此，現有的這種瞬態電壓抑制器在獲得低電容時，不能兼顧較好的魯棒性能。
技術實現思路
有鑒于此，本專利技術提供一種瞬態電壓抑制器及其制造方法，使得所述瞬態電壓抑制器在獲得低寄生電容的同時，還有較高的魯棒性能。一種瞬態電壓抑制器，其特征在于，包括：第一摻雜類型的第一半導體層，第二摻雜類型的第一埋層，所述第一埋層位于所述第一半導體層中，且被所述第一半導體層裸露，第二摻雜類型的第二半導體層，所述第二半導體層位于所述第一埋層上方，第一摻雜類型的第一摻雜區，所述第一摻雜區位于所述第二半導體層中，且被所述第二半導體層裸露，位于所述第二半導體層上的柵疊層，所述柵疊層包括柵介質層和位于所述柵介質層上的柵極導體層，第一摻雜類型的導電通道，所述導電通道與所述柵疊層相鄰，并延伸至所述第一半導體層處或所述第一半導體層中，與所述第一摻雜區電連接的第一電極，與所述柵極導體層電連接的第二電極，與所述第一半導體層電連接的第三電極，所述第二電極與第三電極電連接；優選地，當所述第二電極與第一電極之間的電壓差的達到第一閾值電壓時，位于所述柵疊層下方的所述第二半導體層的表面形成一層第一摻雜類型的反型層，所述第一摻雜區通過所述反型層與所述導電通道電連接。優選地，所述第一閾值電壓的絕對值大于所述第一半導體層與所述第一埋層之間的第一PN結的反向擊穿電壓。優選地，所述第一閾值電壓的絕對值大于所述瞬態電壓抑制的應用電壓的兩倍。優選地，所述第一半導體層包括第一摻雜類型的半導體襯底和具有第一摻雜類型的第二埋層，所述第一埋層位于所述半導體襯底的第一區域中，且被所述半導體襯底裸露，所述第二埋層位于所述半導體襯底的第二區域中，且被所述半導體襯底裸露，所述導電通道伸至所述第二埋層處或第二埋層中。優選地，所述的瞬態電壓抑制器還包括：第一摻雜類型的第三半導體層，所述第三半導體層位于所述第二埋層上方，第二摻雜類型的第二摻雜區，所述第二摻雜區位于所述第三半導體層中，且被所述第三半導體層裸露，與所述第二摻雜區電連接的第四電極，所述第四電極與所述第一電極電連接。優選地，所述導電通道位于所述第二半導體層的兩側，以復用為所述瞬態電壓抑制器的隔離結構。優選地，所述第一摻雜類型為P型摻雜，所述第二摻雜類型為N型摻雜。一種瞬態電壓抑制器的制造方法，其特征在于，包括：在第一摻雜類型的第一半導體層中，形成第二摻雜類型的第一埋層，所述第一埋層被所述第一半導體層裸露，在所述第一埋層上方形成第二摻雜類型的第二半導體層，在所述第二半導體層上形成柵疊層，所述柵疊層包括柵介質層和位于所述柵介質層上的柵極導體層；在所述第二半導體層中，形成與所述柵疊層的一側相鄰的且具有第一摻雜類型的第一摻雜區，所述第一摻雜區被所述第二半導體層裸露，形成與所述柵疊層的另一側相鄰，且延伸至所述第一半導體層處或第一半導體層中的導電通道；形成與所述第一摻雜區電連接的第一電極，形成與所述柵極導體層電連接的第二電極，形成與所述第一半導體層電連接的第三電極。優選地，以所述柵疊層作為形成所述第一摻雜區的掩模層。優選地，所述第一半導體層包括第一摻雜類型的半導體襯底和第一摻雜類型的第二埋層，使所述第一埋層和第二埋層分別形成于所述半導體襯底中，且均被所述半導體襯底裸露，其中，所述第二埋層與所述第一埋層相鄰所述導電通道由所述第二半導體層的兩側伸至所述第二埋層或所述第二埋層中。優選地，形成所述第二半導體層的步驟包括：在所述第一半導體層和第一埋層上方，生長外延層，在所述第一埋層和第二埋層自摻雜的作用下，所述外延層在所述第一埋層上方的部分為所述第二半導體層，所述外延層在所述第二埋層上方的部分為具有第一摻雜類型的第三半導體層。優選地，所述的制造方法還包括，在所述第三半導體層中形成具有第二摻雜類型的第二摻雜區，以及形成與所述第二摻雜區電連接的第四電極，所述第四電極與所述第一電極電連。優選地，形成所述第一電極、第二電極與第四電極的步驟為：在所述第一半導體層和第二半導體層之上形成具圖案化的絕緣層，所述第一摻雜區、柵極導體層和第二摻雜區分別被所述絕緣層裸露，以所述絕緣層為掩模，在所述絕緣層上形成圖案化的金屬層，以形成所述第一電極、第二電極和第四電極。優選地，形成所述導電通道的步驟為：由所述外延層的表面進行第一摻雜類型的擴散摻雜工藝，以形成由所述第二半導體層的兩側延伸至所述第二埋層或第二埋層中的擴散區作為所述導電通道。由上可見，在本專利技術提供的瞬態電壓抑制器及其制造方法中，在現有的瞬態電壓抑制器的基礎上額外的添加柵疊層，并利用擴散隔離區復用為導電通道，使得所述柵疊層、第一摻雜區、導電通道、第二半導體層構成一個與所述瞬態電壓抑制器的齊納或雪崩二極管并聯的MOS管，以實本文檔來自技高網...

【技術保護點】
一種瞬態電壓抑制器，其特征在于，包括：第一摻雜類型的第一半導體層，第二摻雜類型的第一埋層，所述第一埋層位于所述第一半導體層中，且被所述第一半導體層裸露，第二摻雜類型的第二半導體層，所述第二半導體層位于所述第一埋層上方，第一摻雜類型的第一摻雜區，所述第一摻雜區位于所述第二半導體層中，且被所述第二半導體層裸露，位于所述第二半導體層上的柵疊層，所述柵疊層包括柵介質層和位于所述柵介質層上的柵極導體層，第一摻雜類型的導電通道，所述導電通道與所述柵疊層相鄰，并延伸至所述第一半導體層處或所述第一半導體層中，與所述第一摻雜區電連接的第一電極，與所述柵極導體層電連接的第二電極，與所述第一半導體層電連接的第三電極，所述第二電極與第三電極電連接。

【技術特征摘要】
1.一種瞬態電壓抑制器，其特征在于，包括：第一摻雜類型的第一半導體層，第二摻雜類型的第一埋層，所述第一埋層位于所述第一半導體層中，且被所述第一半導體層裸露，第二摻雜類型的第二半導體層，所述第二半導體層位于所述第一埋層上方，第一摻雜類型的第一摻雜區，所述第一摻雜區位于所述第二半導體層中，且被所述第二半導體層裸露，位于所述第二半導體層上的柵疊層，所述柵疊層包括柵介質層和位于所述柵介質層上的柵極導體層，第一摻雜類型的導電通道，所述導電通道與所述柵疊層相鄰，并延伸至所述第一半導體層處或所述第一半導體層中，與所述第一摻雜區電連接的第一電極，與所述柵極導體層電連接的第二電極，與所述第一半導體層電連接的第三電極，所述第二電極與第三電極電連接。2.根據權利要求1所述的瞬態電壓抑制器，其特征在于，當所述第二電極與第一電極之間的電壓差的達到第一閾值電壓時，位于所述柵疊層下方的所述第二半導體層的表面形成一層第一摻雜類型的反型層，所述第一摻雜區通過所述反型層與所述導電通道電連接。3.根據權利要求2所述的瞬態電壓抑制器，其特征在于，所述第一閾值電壓的絕對值大于所述第一半導體層與所述第一埋層之間的第一PN結的反向擊穿電壓。4.根據權利要求3所述的瞬態電壓抑制器，其特征在于，所述第一閾值電壓的絕對值大于所述瞬態電壓抑制的應用電壓的兩倍。5.根據權利要求1所述的瞬態電壓抑制器，其特征在于，所述第一半導體層包括第一摻雜類型的半導體襯底和具有第一摻雜類型的第二埋層，所述第一埋層位于所述半導體襯底的第一區域中，且被所述半導體襯底裸露，所述第二埋層位于所述半導體襯底的第二區域中，且被所述半導體襯底裸露，所述導電通道伸至所述第二埋層處或第二埋層中。6.根據權利要求5所述的瞬態電壓抑制器，其特征在于，還包括：第一摻雜類型的第三半導體層，所述第三半導體層位于所述第二埋層上方，第二摻雜類型的第二摻雜區，所述第二摻雜區位于所述第三半導體層中，且被所述第三半導體層裸露，與所述第二摻雜區電連接的第四電極，所述第四電極與所述第一電極電連接。7.根據權利要求1所述的瞬態電壓抑制器，其特征在于，所述導電通道位于所述第二半導體層的兩側，以復用為所述瞬態電壓抑制器的隔離結構。8.根據權利要求1所述的瞬態電壓抑制器，其特征在于，所述第一摻雜類型為P型摻雜，所述第二摻雜類型為N型摻雜。9.一種瞬態電壓抑制器...

【專利技術屬性】
技術研發人員：殷登平，王世軍，姚飛，
申請(專利權)人：矽力杰半導體技術杭州有限公司，
類型：發明
國別省市：浙江;33