鎖存器與分頻器制造技術

一種鎖存器與分頻器，所述鎖頻器包括：耦接于電源與地線之間的第一邏輯單元以及第二邏輯單元，且所述第一邏輯單元與所述第二邏輯單元結構對稱；四個控制單元，包括：第一控制單元、第二控制單元、第三控制單元以及第四控制單元；其中：所述第一控制單元、所述第一邏輯單元以及所述第三控制單元組成通路；所述第二控制單元、所述第二邏輯單元以及所述第四控制單元組成通路；其中至少一個控制單元，適于控制所在通路的電源與地線之間的通路斷開或閉合。采用所述鎖存器與分頻器，可以有效降低Wang結構二分頻器電路的功耗。

【技術實現步驟摘要】

本專利技術涉及數字電路領域，尤其涉及一種鎖存器與分頻器。
技術介紹
隨著移動通信技術的迅速發展，提高移動通信終端射頻電路的速度、降低射頻電路的功耗成為現有移動通信技術研究的熱點。二分頻電路作為分頻器的基本模塊，是射頻電路的關鍵電路之一。高速二分頻器電路由兩級鎖存器電路構成，其中任一鎖存器電路均為另一鎖存器電路的后級單元。傳統分頻器電路中，鎖存器電路由相同時鐘進行驅動。而在Wang結構分頻器電路中，鎖存器電路是由互補時鐘信號進行驅動。相對于傳統分頻器電路，Wang結構二分頻器電路速度更快，功耗更低。但是，專利技術人在研究和實踐過程中發現：由于某些原因，現有的Wang結構二分頻器電路功耗仍然較大。
技術實現思路
本專利技術實施例解決的問題是如何降低Wang結構二分頻器電路的功耗。為解決上述問題，本專利技術實施例提供一種鎖存器，包括：耦接于電源與地線之間的第一邏輯單元以及第二邏輯單元，且所述第一邏輯單元與所述第二邏輯單元結構對稱；四個控制單元，包括：第一控制單元、第二控制單元、第三控制單元以及第四控制單元；其中：所述第一控制單元、所述第一邏輯單元以及所述第三控制單元組成通路；所述第二控制單元、所述第二邏輯單元以及所述第四控制單元組成通路；其中至少一個控制單元，適于控制所在通路的電源與地線之間的通路斷開或閉合。可選的，所述第一控制單元的輸出端與所述第一邏輯單元的第一輸出端耦接，至少一個前饋控制端與所述第一邏輯單元的輸入端或所述第二邏輯單元的輸入端耦接，時鐘信號輸入端適于輸入第一時鐘信號。可選的，所述第二控制單元的輸出端與所述第二邏輯單元的第一輸出端耦接，至少一個前饋控制端與所述第二邏輯單元的輸入端或所述第一邏輯單元的輸入端耦接，時鐘信號輸入端適于輸入第二時鐘信號?？蛇x的，所述第三控制單元的輸出端與所述第一邏輯單元的第二輸出端耦接，至少一個前饋控制端與所述第一邏輯單元的輸入端或所述第二邏輯單元的輸入端耦接，時鐘信號輸入端適于輸入第三時鐘信號?？蛇x的，所述第四控制單元的輸出端與所述第二邏輯單元的第二輸出端耦接，至少一個前饋控制端與所述第二邏輯單元的輸入端或所述第一邏輯單元的輸入端耦接，時鐘信號輸入端適于輸入第四時鐘信號。可選的，所述四個控制單元中的至少一個控制單元包括：相互耦接的第一開關控制子單元和第二開關控制子單元?？蛇x的，所述第一開關控制子單元包括晶體管MC1，所述第二開關控制子單元包括晶體管MC2。可選的，所述晶體管MC1為PMOS管，所述晶體管MC2為PMOS管，其中：所述晶體管MC1的源極與所述晶體管MC2的漏極耦接，柵極為時鐘信號輸入端，漏極為輸出端；所述晶體管MC2的源極與電源耦接，柵極為前饋控制端。可選的，所述晶體管MC1為PMOS管，所述晶體管MC2為NMOS管，其中：所述晶體管MC1的源極與所述晶體管MC2的源極耦接，柵極為時鐘信號輸入端，漏極為輸出端；所述晶體管MC2的漏極與電源耦接，柵極為前饋控制端?？蛇x的，所述晶體管MC1為PMOS管，所述晶體管MC2為PMOS管，其中：所述晶體管MC1的源極與電源耦接，柵極為時鐘信號輸入端，漏極與所述晶體管MC2的源極耦接；所述晶體管MC2的柵極為前饋控制端，漏極為輸出端?？蛇x的，所述晶體管MC1為PMOS管，所述晶體管MC2為NMOS管，其中：所述晶體管MC1的源極與電源耦接，柵極為時鐘信號輸入端，漏極與所述晶體管MC2的漏極耦接；所述晶體管MC2的柵極為前饋控制端，源極為輸出端。可選的，所述晶體管MC1為PMOS管，所述晶體管MC2為PMOS管，其中：所述晶體管MC1的源極與電源耦接，柵極與所述晶體管MC2的漏極耦接，漏極為輸出端；所述晶體管MC2的源極為時鐘信號輸入端，柵極為前饋控制端。可選的，所述晶體管MC1為PMOS管，所述晶體管MC2為NMOS管，其中：所述晶體管MC1的源極與電源耦接，柵極與所述晶體管MC2的源極耦接，漏極為輸出端；所述晶體管MC2的漏極為時鐘信號輸入端，柵極為前饋控制端?？蛇x的，所述晶體管MC1為NMOS管，所述晶體管MC2為NMOS管，其中：所述晶體管MC1的源極與所述晶體管MC2的漏極耦接，柵極為時鐘信號輸入端，漏極為輸出端；所述晶體管MC2的源極與地線耦接，柵極為前饋控制端。可選的，所述晶體管MC1為NMOS管，所述晶體管MC2為PMOS管，其中：所述晶體管MC1的源極與所述晶體管MC2的源極耦接，柵極為時鐘信號輸入端，漏極為輸出端；所述晶體管MC2的漏極與地線耦接，柵極為前饋控制端。可選的，所述晶體管MC1為NMOS管，所述晶體管MC2為NMOS管，其中：所述晶體管MC1的源極與地線耦接，柵極為時鐘信號輸入端，漏極與所述晶體管MC2的源極耦接；所述晶體管MC2的柵極為前饋控制端，漏極為輸出端?？蛇x的，所述晶體管MC1為NMOS管，所述晶體管MC2為PMOS管，其中：所述晶體管MC1的源極與地線耦接，柵極為時鐘信號輸入端，漏極與所述晶體管MC2的漏極耦接；所述晶體管MC2的柵極為前饋控制端，漏極為輸出端。可選的，所述晶體管MC1為NMOS管，所述晶體管MC2為PMOS管，其中：所述晶體管MC1的源極與地線耦接，柵極與所述晶體管MC2的漏極耦接，漏極為輸出端；所述晶體管MC2的源極為時鐘信號輸入端，柵極為前饋控制端?？蛇x的，所述晶體管MC1為NMOS管，所述晶體管MC2為NMOS管，其中：所述晶體管MC1的源極與地線耦接，柵極與所述晶體管MC2的源極耦接，漏極為輸出端；所述晶體管MC2的漏極為時鐘信號輸入端，柵極為前饋控制端?？蛇x的，所述四個控制單元中的至少一個控制單元包括：相互耦接的第一開關控制子單元、第二開關控制子單元和第三開關控制子單元?？蛇x的，所述第一開關控制子單元包括晶體管MC1，所述第二開關控制子單元包括晶體管MC2，所述第三開關控制子單元包括晶體管MC3?？蛇x的，所述晶體管MC1、所述晶體管MC2以及所述晶體管MC3均為PMOS管，其中：所述晶體管MC1的源極與所述晶體管MC2的漏極耦接，柵極為時鐘信號輸入端，漏極與所述晶體管MC3的源極耦接；所述晶體管MC2的源極與電源耦接，柵極為第一前饋控制端；所述晶體管MC3的柵極為第二前饋控制端，漏極為輸出端。可選的，所述晶體管MC1為PMOS管，所述晶體管MC2為PMOS管，所述晶體管MC3為NMOS管，其中：所述晶體管MC1的源極與所述晶體管MC2的漏極耦接，柵極為時鐘信號輸入端，漏極與所述晶體管MC3的漏極耦接；所述晶體管MC2的源極與電源耦接，柵極為第一前饋控制端；所述晶體管MC3的柵極為第二前饋控制端，源極為輸出端?？蛇x的，所述晶體管MC1、所述晶體管MC2以及所述晶體管MC3均為PMOS管，其中：所述晶體管MC1的源極與電源耦接，柵極與所述晶體管MC2的漏極耦接，漏極與所述晶體管MC2的源極耦接；所述晶體管MC2的源極為時鐘信號輸入端，柵極為第一前饋控制端；所述晶體管MC3的柵極為第二前饋控制端，漏極為輸出端?？蛇x的，所述晶體管MC1為PMOS管，所述晶體管MC2為NMOS管，所述晶體管MC3為NMOS管，其中：所述晶體管MC1的源極與所述晶體管MC2的源極耦接，柵極與所述晶體管MC2的源極耦接，漏極為輸出端；所述晶體管M本文檔來自技高網...

【技術保護點】
一種鎖存器，其特征在于，包括：耦接于電源與地線之間的第一邏輯單元以及第二邏輯單元，且所述第一邏輯單元與所述第二邏輯單元結構對稱；四個控制單元，包括：第一控制單元、第二控制單元、第三控制單元以及第四控制單元；其中：所述第一控制單元、所述第一邏輯單元以及所述第三控制單元組成通路；所述第二控制單元、所述第二邏輯單元以及所述第四控制單元組成通路；其中至少一個控制單元，適于控制所在通路的電源與地線之間的通路斷開或閉合。

【技術特征摘要】
1.一種鎖存器，其特征在于，包括：耦接于電源與地線之間的第一邏輯單元以及第二邏輯單元，且所述第一邏輯單元與所述第二邏輯單元結構對稱；四個控制單元，包括：第一控制單元、第二控制單元、第三控制單元以及第四控制單元；其中：所述第一控制單元、所述第一邏輯單元以及所述第三控制單元組成通路；所述第二控制單元、所述第二邏輯單元以及所述第四控制單元組成通路；其中至少一個控制單元，適于控制所在通路的電源與地線之間的通路斷開或閉合。2.如權利要求1所述的鎖存器，其特征在于，所述第一控制單元的輸出端與所述第一邏輯單元的第一輸出端耦接，至少一個前饋控制端與所述第一邏輯單元的輸入端或所述第二邏輯單元的輸入端耦接，時鐘信號輸入端適于輸入第一時鐘信號。3.如權利要求1所述的鎖存器，其特征在于，所述第二控制單元的輸出端與所述第二邏輯單元的第一輸出端耦接，至少一個前饋控制端與所述第二邏輯單元的輸入端或所述第一邏輯單元的輸入端耦接，時鐘信號輸入端適于輸入第二時鐘信號。4.如權利要求1所述的鎖存器，其特征在于，所述第三控制單元的輸出端與所述第一邏輯單元的第二輸出端耦接，至少一個前饋控制端與所述第一邏輯單元的輸入端或所述第二邏輯單元的輸入端耦接，時鐘信號輸入端適于輸入第三時鐘信號。5.如權利要求1所述的鎖存器，其特征在于，所述第四控制單元的輸出端與所述第二邏輯單元的第二輸出端耦接，至少一個前饋控制端與所述第二邏輯單元的輸入端或所述第一邏輯單元的輸入端耦接，時鐘信號輸入端適于輸入第四時鐘信號。6.如權利要求1-5任一項所述的鎖存器，其特征在于，所述四個控制單元中的至少一個控制單元包括：相互耦接的第一開關控制子單元和第二開關控制子單元。7.如權利要求6所述的鎖存器，其特征在于，所述第一開關控制子單元包括晶體管MC1，所述第二開關控制子單元包括晶體管MC2。8.如權利要求7所述的鎖存器，其特征在于，所述晶體管MC1為PMOS管，所述晶體管MC2為PMOS管，其中：所述晶體管MC1的源極與所述晶體管MC2的漏極耦接，柵極為時鐘信號輸入端，漏極為輸出端；所述晶體管MC2的源極與電源耦接，柵極為前饋控制端。9.如權利要求7所述的鎖存器，其特征在于，所述晶體管MC1為PMOS管，所述晶體管MC2為NMOS管，其中：所述晶體管MC1的源極與所述晶體管MC2的源極耦接，柵極為時鐘信號輸入端，漏極為輸出端；所述晶體管MC2的漏極與電源耦接，柵極為前饋控制端。10.如權利要求7所述的鎖存器，其特征在于，所述晶體管MC1為PMOS管，所述晶體管MC2為PMOS管，其中：所述晶體管MC1的源極與電源耦接，柵極為時鐘信號輸入端，漏極與所述晶體管MC2的源極耦接；所述晶體管MC2的柵極為前饋控制端，漏極為輸出端。11.如權利要求7所述的鎖存器，其特征在于，所述晶體管MC1為PMOS管，所述晶體管MC2為NMOS管，其中：所述晶體管MC1的源極與電源耦接，柵極為時鐘信號輸入端，漏極與所述晶體管MC2的漏極耦接；所述晶體管MC2的柵極為前饋控制端，源極為輸出端。12.如權利要求7所述的鎖存器，其特征在于，所述晶體管MC1為PMOS管，所述晶體管MC2為PMOS管，其中：所述晶體管MC1的源極與電源耦接，柵極與所述晶體管MC2的漏極耦接，漏極為輸出端；所述晶體管MC2的源極為時鐘信號輸入端，柵極為前饋控制端。13.如權利要求7所述的鎖存器，其特征在于，所述晶體管MC1為PMOS管，
\t所述晶體管MC2為NMOS管，其中：所述晶體管MC1的源極與電源耦接，柵極與所述晶體管MC2的源極耦接，漏極為輸出端；所述晶體管MC2的漏極為時鐘信號輸入端，柵極為前饋控制端。14.如權利要求7所述的鎖存器，其特征在于，所述晶體管MC1為NMOS管，所述晶體管MC2為NMOS管，其中：所述晶體管MC1的源極與所述晶體管MC2的漏極耦接，柵極為時鐘信號輸入端...

【專利技術屬性】
技術研發人員：吳毅強，
申請(專利權)人：展訊通信上海有限公司，
類型：發明
國別省市：上海;31