用于加速器的低等待時間調用的裝置和方法制造方法及圖紙

描述了用于提供加速器的低等待時間調用的裝置和方法。例如，根據一個實施例的處理器包括：命令寄存器，用于存儲標識將被執行的命令的命令數據；結果寄存器，用于存儲命令的結果或指示該命令為何不能被執行的原因的數據；執行邏輯，用于執行多條指令，這些指令包括用于調用一個或多個加速器命令的加速器調用指令；以及一個或多個加速器，用于從命令寄存器中讀取命令數據，并且響應性地嘗試執行由命令數據標識的命令。

【技術實現步驟摘要】
本申請是PCT國際申請號為PCT/US2013/046863、國際申請日為2013年6月20日、進入中國國家階段的申請號為201380059921.9，題為“用于加速器的低等待時間調用的裝置和方法”的申請的分案申請。
技術介紹

本專利技術總體涉及計算機處理器領域。更具體地說，本專利技術涉及用于加速器的低等待時間調用的通用的可擴展指令。
技術介紹
如今，調用加速器需要通過驅動器接口。在其中使用層次結構保護域的系統中，這意味著切換到環0，并且將數據復制到不同的地址空間，從而消耗顯著的時間和處理資源。由于高等待時間，此類加速器接口固有地也是異步的。可編程加速器要求被加速的代碼以其自身的指令集架構(ISA)被實現。一些當前的處理器架構嘗試解決這些顧慮中的一些，但是僅提供具有在被加速的任務請求及其執行之間的高等待時間的、粗粒度的異步機制。此外，當前的架構使用非X86ISA，這需要單獨的工具鏈來生成被加速的任務，并將該被加速任務與主x86程序集成。此外，當前的異步硬件加速器(例如，GPU)允許被加速的任務執行與觸發該被加速的任務的應用線程不相關的任務。這允許該應用線程處理異常和/或中斷而不影響被加速的任務，并且甚至允許該應用線程在多個核之間遷移而不影響系統上被加速的任務的位置。當前的同步硬件加速器需要確保中斷、異常、上下文切換和核遷移仍然是功能正確的，并且確保向前進展。這是通過下述之一完成的：(1)確保加速器足夠短并且不導致任何異常，使得任何中斷被推遲到完成該加速器為止；(2)在現有的架構寄存器(例如，REPMOV)中保持加速器的向前進展；或(3)定義保存加速器狀態的新架構寄存器，并且將它們添加到XSAVE/XRESTORE。附圖說明結合以下附圖，從以下具體實施方式中可獲得對本專利技術更好的理解，其中：圖1A是示出根據本專利技術的多個實施例的示例性有序流水線和示例性的寄存器重命名的亂序發布/執行流水線的框圖；圖1B是示出根據本專利技術的各實施例的要包括在處理器中的有序架構核的示例性實施例和示例性的寄存器重命名的亂序發布/執行架構核的框圖；圖2是根據本專利技術的多個實施例的具有集成的存儲器控制器和圖形器件的單核處理器和多核處理器的框圖。圖3示出根據本專利技術的一個實施例的系統的框圖；圖4示出根據本專利技術的實施例的第二系統的框圖；圖5示出根據本專利技術的實施例的第三系統的框圖；圖6示出根據本專利技術的實施例的芯片上系統(SoC)的框圖；圖7示出根據本專利技術的多個實施例的、對照使用軟件指令轉換器將源指令集中的二進制指令轉換成目標指令集中的二進制指令的框圖；圖8A示出可在其中實現本專利技術的多個實施例的處理器架構；圖8B-C示出存儲用于調用加速器并回顧結果的數據的寄存器；圖9A-C示出根據本專利技術的一個實施例的用于調用加速器的方法；圖10示出用于處理經常失敗的復雜指令的方法；圖11示出使用用于存儲加速器狀態信息的棧的本專利技術的一個實施例。圖12A和12B是示出根據本專利技術的多個實施例的通用向量友好指令格式及其指令模板的框圖；圖13A-D是示出根據本專利技術的多個實施例的示例性專用向量友好指令格式的框圖；以及圖14是根據本專利技術的一個實施例的寄存器架構的框圖。圖15示出根據本專利技術的某些實施例的計算機系統。具體實施方式在下面的描述中，為了進行解釋，闡述了眾多具體細節以便提供對下述本專利技術的多個實施例的透徹理解。然而，對本領域的技術人員顯而易見的是，可以在沒有這些具體細節中的一些細節的情況下實施本專利技術的多個實施例。在其他實例中，公知的結構和設備以框圖形式示出，以避免使本專利技術的多個實施例的基本原理模糊。示例性處理器架構和數據類型圖1A是示出根據本專利技術的多個實施例的示例性有序流水線和示例性的寄存器重命名的亂序發布/執行流水線的框圖。圖1B是示出根據本專利技術的多個實施例的要包括在處理器中的有序架構核的示例性實施例和示例性的寄存器重命名的亂序發布/執行架構核的框圖。圖1A-B中的實線框示出了有序流水線和有序核，而可選增加的虛線框示出了寄存器重命名的、亂序發布/執行流水線和核。考慮到有序方面是亂序方面的子集，將描述亂序方面。在圖1A中，處理器流水線100包括取出級102、長度解碼級104、解碼級106、分配級108、重命名級110、調度(也被稱為分派或發布)級112、寄存器讀取/存儲器讀取級114、執行級116、寫回/存儲器寫入級118、異常處理級122和提交級124。圖1B示出處理器核190，其包括耦合到執行引擎單元130的前端單元150，且執行引擎單元和前端單元兩者都耦合到存儲器單元170。核190可以是精簡指令集計算(RISC)核、復雜指令集計算(CISC)核、超長指令字(VLIW)核或混合或替代核類型。作為又一選項，核190可以是專用核，諸如例如，網絡或通信核、壓縮引擎、協處理器核、通用計算圖形處理單元(GPGPU)核、圖形核等。前端單元130包括耦合到指令高速緩存單元134的分支預測單元132，該指令高速緩存單元耦合到指令轉換后備緩沖器(TLB)136，該指令轉換后備緩沖器耦合到指令取出單元138，指令取出單元耦合到解碼單元140。解碼單元140(或解碼器)可解碼指令，并生成從原始指令解碼出的、或以其他方式反映原始指令的、或從原始指令導出的一個或多個微操作、微代碼進入點、微指令、其他指令或其他控制信號作為輸出。解碼單元140可使用各種不同的機制來實現。合適機制的示例包括但不僅限于，查找表、硬件實現、可編程邏輯陣列(PLA)、微代碼只讀存儲器(ROM)等。在一個實施例中，核190包括微代碼ROM或存儲用于某些宏指令的微代碼的其他介質(例如，在解碼單元140中或以其他方式在前端單元130內)。解碼單元140耦合至執行引擎單元150中的重命名/分配器單元152。執行引擎單元150包括耦合到引退單元152和一個或多個調度器單元的集合154的重命名/分配器單元156。調度器單元156表示任意數量的不同調度器，包括預留站、中央指令窗等。調度器單元156耦合到物理寄存器組單元158。物理寄存器組單元158中的每一個表示一個或多個物理寄存器組，其中不同的物理寄存器組存儲一個或多個不同的數據類型，例如，標量整數、標量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點，狀態(例如，作為要被執行的下一條指令的地址的指令指針)等。在一個實施例中，物理寄存器組單元158包括向量寄存器單元、寫掩碼寄存器單元和標量寄存器單元。這些寄存器單元可以提供架構向量寄存器、向量掩碼寄存器、和通用寄存器。物理寄存器組單元158被引退單元154覆蓋，以示出可實現寄存器重命名和亂序執行的各種方式(例如，使用重排序緩沖器和引退寄存器組；使用未來文件(futurefile)、歷史緩沖器、引退寄存器組；使用寄存器映射和寄存器池等)。引退單元154和物理寄存器組單元158耦合至執行群集160。執行群集160包括一個或多個執行單元的集合162以及一個或多個存儲器訪問單元的集合164。執行單元162可執行多種操作(例如，移位、加法、減法、乘法)，并且可對多種數據類型(例如，標量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點)執行操作。盡管一些實施例可以包括專用于特定功能或功能集的多個執行單元，但其他實施例可包本文檔來自技高網...

【技術保護點】
一種處理器，包括：多個同時多線程(SMT)核，所述SMT核中的每一個都用于執行對多個線程的亂序指令執行；至少一個共享高速緩存電路，用于在所述SMT核中的兩個或更多個之間被共享；所述SMT核中的至少一個SMT核包括：指令取出電路，用于取出所述線程中的一個或多個線程的指令；指令解碼電路，用于解碼所述指令；寄存器重命名電路，用于重命名寄存器組的寄存器；指令高速緩存電路，用于存儲待執行的指令；以及數據高速緩存電路，用于存儲數據；至少一個第二級(L2)高速緩存電路，用于存儲指令和數據兩者且通信地耦合至所述指令高速緩存電路和所述數據高速緩存電路；通信互連電路，用于將所述SMT核中的一個或多個通信地耦合至加速器設備；所述通信互連電路用于提供對包括所述至少一個共享高速緩存電路的所述處理器的資源的加速器設備訪問；以及存儲器訪問電路，用于響應于上下文保存/恢復值，在存儲器中標識加速器上下文保存/恢復區域，所述上下文保存/恢復區域用于存儲加速器上下文狀態。

【技術特征摘要】
2012.12.28 US 13/729,9151.一種處理器，包括：多個同時多線程(SMT)核，所述SMT核中的每一個都用于執行對多個線程的亂序指令執行；至少一個共享高速緩存電路，用于在所述SMT核中的兩個或更多個之間被共享；所述SMT核中的至少一個SMT核包括：指令取出電路，用于取出所述線程中的一個或多個線程的指令；指令解碼電路，用于解碼所述指令；寄存器重命名電路，用于重命名寄存器組的寄存器；指令高速緩存電路，用于存儲待執行的指令；以及數據高速緩存電路，用于存儲數據；至少一個第二級(L2)高速緩存電路，用于存儲指令和數據兩者且通信地耦合至所述指令高速緩存電路和所述數據高速緩存電路；通信互連電路，用于將所述SMT核中的一個或多個通信地耦合至加速器設備；所述通信互連電路用于提供對包括所述至少一個共享高速緩存電路的所述處理器的資源的加速器設備訪問；以及存儲器訪問電路，用于響應于上下文保存/恢復值，在存儲器中標識加速器上下文保存/恢復區域，所述上下文保存/恢復區域用于存儲加速器上下文狀態。2.如權利要求1所述的處理器，其中，所述加速器用于從所述上下文保存/恢復區域恢復所述加速器的上下文狀態。3.如權利要求1所述的處理器，其中，所述上下文保存/恢復值包括標識存儲器地址的上下文保存/恢復指針。4.如權利要求1所述的處理器，其特征在于，進一步包括：寄存器，用于存儲所述加速器上下文保存/恢復值。5.如權利要求1所述的處理器，其中所述通信互連電路包括外圍組件互連快速(PCIe)電路。6.一種方法，包括：執行對多個同時多線程(SMT)核上的多個線程的亂序指令執行；在所述SMT核中的兩個或更多個之間共享至少一個共享高速緩存；取出所述線程中的一個或多個線程的指令；解碼所述指令；重命名寄存器組的寄存器；將待執行的指令存儲在指令高速緩存電路中；將數據存儲在數據高速緩存電路中；將指令和數據兩者存儲在至少一個第二級(L2)高速緩存電路中，所述至少一個第二級高速緩存電路通信地耦合至所述指令高速緩存電路和所述數據高速緩存電路；將所述SMT核中的一個或多個通信地耦合至加速器設備；提供對包括所述至少一個共享高速緩存電路的處理器的資源的加速器設備訪問；以及響應于上下文保存/恢復值，在存儲器中標識加速器上下文保存/恢復區域，所述上下文保存/恢復區域用于存儲加速器上下文狀態。7.如權利要求6所述的方法，其中，所述加速器用于從所述上下文保存/恢復區域恢復所述加速器的上下文狀態。8.如權利要求6所述的方法，其中，所述上下文保存/恢復值包括標識存儲器地址的上下文保存/恢復指針。9.如權利要求6所述的方法，進一步包括：將所述加速器上下文保存/恢復值存儲在寄存器中。10.如權利要求6所述的方法，其中，所述一個或多個SMT核通過外圍組件互連快速(PCIe)電路而通信地耦合至所述加速器設備。11.一種設備，包括：用于執行對多個同時多線程(SMT)核上的多個線程的亂序指令執行的裝置；用于在所述SMT核中的兩個或更多個之間共享至少一個共享高速緩存的裝置；用于取出所述線程中的一個或多個線程的指令的裝置；用于解碼所述指令的裝置；用于重命名寄存器組的寄存器的裝置；用于將待執行的指令存儲在指令高速緩存電路中的裝置；用于將數據存儲在數據高速緩存電路中的裝置；用于將指令和數據兩者存儲在至少一個第二級(L2)高速緩存電路中的裝置，所述至少一個第二級高速緩存電路通信地耦合至所述指令高速緩存電路和所述數據高速緩存電路；用于將所述SMT核中的一個或多個通信地耦合至加速器設備的裝置；用于提供對包括所述至少一個共享高速緩存電路的所述設備的資源的加速器設備訪問的裝置；以及用于響應于上下文保存/恢復值而在存儲器中標識加速器上下文保存/恢復區域的裝置，所述上下文保存/恢復區域用于存儲加速器上下文狀態。12.如權利要求11所述的裝置，其中，所述加速器用于從所述上下文保存/恢復區域恢復所述加速器的上下文狀態。13.如權利要求11所述的裝置，其中，所述上下文保存/恢復值包括標識存儲器地址的上下文保存/恢復指針。14.如權利要求11所述的裝置，進一步包括：寄存器，用于存儲所述加速器上下文保存/恢復值。15.如權利要求11所述的裝置，其中所述通信互連電路包括外圍組件互連快速(PCIe)電路。16.一種系統，包括：多個處理器；第一互連，用于通信地耦合所述多個處理器中的兩個或更多個；第二互連，用于將所述多個處理器中的一個或多個通信地耦合至一個或多個其他系統組件；以及系統存儲器，通信地耦合至所述處理器中的一個或多個；至少一個處理器，包括：多個同時多線程(SMT)核，所述SMT核中的每一個都用于執行對多個線程的亂序指令執行；至少一個共享高速緩存電路，用于在所述SMT核中的兩個或更多個之間被共享；所述SMT核中的至少一個SMT核包括：指令取出電路，用于取出所述線程中的一個或多個線程的指令；指令解碼電路，用于解碼所述指令；寄存器重命名電路，用于重命名寄存器組的寄存器；指令高速緩存電路，用于存儲待執行的指令數據高速緩存電路，用于存儲數據；至少一個第二級(L2)高速緩存電路，用于存儲指...

【專利技術屬性】
技術研發人員：O·本琪琪，I·帕多，R·凡倫天，E·威斯曼，D·馬可維奇，Y·優素福，
申請(專利權)人：英特爾公司，
類型：發明
國別省市：美國;US