半導體存儲器操作方法技術

一種半導體存儲器操作方法，包括：對操作地址數據進行隨機化以得到隨機碼；將隨機碼與原始數據進行組合邏輯運算得到隨機化數據，或者將隨機化數據與隨機碼進行組合邏輯運算得到去隨機化數據；保存隨機化數據，或者輸出去隨機化數據。依照本發明專利技術的半導體存儲器操作方法，采用組合邏輯或非迭代式時序邏輯構成隨機序列產生單元，編解碼過程無需等待特定周期，縮減了操作時間，提高了芯片性能。

【技術實現步驟摘要】

本專利技術涉及一種非易失性存儲器操作方法，特別是涉及一種NAND閃存器的操作方法。
技術介紹
非易失性存儲設備包括快閃存儲器、阻抗可變存儲設備等。快閃存儲器可以被分為NAND快閃存儲器和NOR快閃存儲器。NOR快閃存儲器的結構特點是它的存儲單元被并行連接到位線。這種并行連接方式允許隨機地訪問NOR快閃存儲器的存儲單元。相反，NAND快閃存儲器的結構特點是它的存儲單元被串行地連接到位線。就是說，NAND快閃存儲器中的存儲單元被連接到一個存儲單元串中，因此僅僅需要一個與位線的連接接頭。因此，NAND快閃存儲器可以被非常高密度地集成。對于NAND快閃存儲器中一串單元，已編程的背景圖樣會對待編程升壓(Boost)單元產生影響。對于串單元，態的集中分布會導致漏向負載變化，從而引起讀電路誤差。NAND快閃存儲器存儲單元編程態分布不均勻，引起某些單元損耗過大，直至單元失效。頁讀取單元存儲數據時，串單元上特定閾值電壓分布會導致SCSL噪聲。對塊數據進行隨機化處理，可以有效降低上述效應的影響，提高芯片性能。圖1A所示為一種現有技術的存儲器結構100，進一步包括頁面緩沖電路120、譯碼器電路130、電壓產生器電路140、包含通過/失敗檢查電路160的控制邏輯150、隨機數據接口部件170、以及輸入/輸出緩沖電路180。其中通過/失敗檢查電路160可以被配置為獨立于控制邏輯150。圖1B是進一步說明圖1A的隨機數據接口170的框圖。隨機數據接口170包括地址緩沖器171、隨機序列產生器172、第一和第二異或(XOR)門173a和173b、第一復用器174、第一和第二奇/偶鎖存器175a和175b、標記單元檢查器176、復用控制器177、以及第二復用器178。地址緩沖器171被配置為接收與正常讀命令時一起從外部被提供的地址(例如，頁面地址)，然后將所接收地址作為種子發送給隨機序列產生器172。圖1C是進一步說明圖1B的隨機序列產生器172的一種可能實施例的框圖。隨機序列產生器172包括多個(例如，10個觸發器FF1到FF10)觸發器和異或門G1，也即由線性反饋移位寄存器LFSR組成了時序邏輯電路。隨機序列產生器172可以根據種子和時鐘信號來產生隨機數據，并且將隨機數據提供給圖1B中的第一和第二異或門173a和173b。圖1D反映了圖1C的隨機化過程中LFSR地址與編碼之間的對應關系。采用原方法對數據進行隨機化，首先加載種子(Seed)數據到隨機序列產生器172，然后該單元172每個周期進行移位異或等操作輸出一個狀態，即偽隨機碼。使用偽隨機碼對數據進行隨機化編碼(或解碼)，例如S0對0x000地址對應的數據進行編碼(或解碼)。當讀寫操作的首地址為0地址且順序操作時，LFSR每個周期輸出對應隨機碼，依次完成對數據的編解碼。圖1E為編程過程中LFSR地址與編碼之間的對應關系。假設編程列起始地址為P，那么隨機化操作必須獲得對應的隨機碼Sp。對于LFSR結構，當前狀態由前一狀態運算獲得，以此類推，必須等待隨機序列從S0運算到Sp，消耗p個周期。對于Seed長度為N的單元，共有2N-1個隨機狀態，因此p＝Pmod(2N-1)。讀操作等待的時鐘周期與上述類似，降低系統效率。圖1F為非連續編程過程中LFSR地址與編碼之間的對應關系。在非連續性編程頁數據時，用戶編程完列地址P對應的數據后，通過命令跳轉到列地址Q開始編程，由于不能立即獲得對應的隨機碼Sq，必須等待(q-p)mod(2N-1)個周期。非連續性讀取數據的操作與之類似，等待隨機序列單元產生隨機碼將消耗多個周期，增加操作總周期數，影響系統性能。
技術實現思路
由上所述，本專利技術的目的在于克服上述技術困難，提出一種能夠有效減少存儲器操作周期數從而提高芯片性能的半導體存儲器操作方法。為此，本專利技術提供了一種半導體存儲器操作方法，包括：對操作地址數據進行隨機化以得到隨機碼；將隨機碼與原始數據進行組合邏輯運算得到隨機化數據，或者將隨機化數據與隨機碼進行組合邏輯運算得到去隨機化數據；保存隨機化數據，或者輸出去隨機化數據。其中，操作地址為塊地址(BlockAddress)、頁地址(PageAddress)、區地址(SessionAddress)、列地址(ColumnAddress)的任一種或其組合。其中，隨機化通過采用有限域四則運算、與邏輯、或邏輯、移位邏輯、位寬變換邏輯的任一種或其組合來實現。其中，有限域四則運算包括仿射變換。其中，隨機化通過采用邏輯門實現、ROM查找表法的任一種或其組合實現。其中，組合邏輯運算為與邏輯、或邏輯、非邏輯、異或邏輯、移位邏輯、位寬變換邏輯的任一種或其組合。用硬件方式實現得到隨機化數據，包括各類組合邏輯實現方法、非迭代式時序邏輯實現方法以及它們形成的復合結構。依照本專利技術的半導體存儲器操作方法，采用組合邏輯構成隨機序列產生單元，編解碼過程無需等待特定周期，縮減了操作時間，提高了芯片性能。附圖說明以下參照附圖來詳細說明本專利技術的技術方案，其中：圖1A至圖1C為現有技術的半導體存儲器結構框圖；圖1D至圖1F示出了現有技術中編解碼過程中LFSR地址與編碼之間的對應關系；圖2為依照本專利技術的快速隨機碼產生單元結構圖；圖3示出了編碼操作和讀取操作的隨機化過程中的編碼模塊具體結構；圖4和圖5分別圖形化示出了編碼操作和讀取操作的隨機化過程；圖6和圖7分別示出了依照本專利技術不同實施例的隨機化操作。具體實施方式以下參照附圖并結合示意性的實施例來詳細說明本專利技術技術方案的特征及其技術效果，公開了采用組合邏輯構成隨機序列產生單元從而縮減操作時間、提高芯片性能的半導體存儲器操作方法。需要指出的是，類似的附圖標記表示類似的結構，本申請中所用的術語“第一”、“第二”、“上”、“下”等等可用于修飾各種器件結構或制造工序。這些修飾除非特別說明并非暗示所修飾器件結構或制造工序的空間、次序或層級關系。如圖2所示，示出了依照本專利技術的快速隨機碼產生單元結構圖。本專利技術的存儲器基本結構類似于圖1A和圖1B，區別主要在于優選地不采用圖1C所示的時序邏輯產生隨機序列。具體的，例如首先對頁地址和列地址(圖2中“頁地址”和“列地址”方框邏輯上表示地址寄存器中的頁地址和列地址，也可以物理地代表地址寄存器中頁地址部...

【技術保護點】
一種半導體存儲器操作方法，包括：對操作地址數據進行隨機化以得到隨機碼；將隨機碼與原始數據進行組合邏輯運算得到隨機化數據，或者將隨機化數據與隨機碼進行組合邏輯運算得到去隨機化數據；保存隨機化數據，或者輸出去隨機化數據。

【技術特征摘要】
1.一種半導體存儲器操作方法，包括：
對操作地址數據進行隨機化以得到隨機碼；
將隨機碼與原始數據進行組合邏輯運算得到隨機化數據，或者將
隨機化數據與隨機碼進行組合邏輯運算得到去隨機化數據；
保存隨機化數據，或者輸出去隨機化數據。
2.如權利要求1的方法，其中，操作地址為塊地址(BlockAddress)、
頁地址(PageAddress)、區地址(SessionAddress)、列地址
(ColumnAddress)的任一種或其組合。
3.如權利要求1的方法，其中，隨機化通過采用有限域四則運算、與
...

【專利技術屬性】
技術研發人員：葉甜春，
申請(專利權)人：中國科學院微電子研究所，
類型：發明
國別省市：北京;11