靜電釋放保護器件的半導體結構以及制造方法技術

一種低電容的靜電釋放保護器件的半導體結構以及制造方法，在第一摻雜類型的半導體襯底(401)的頂面的第一區域、第二區域分別形成第一摻雜類型的掩埋層(402)、第二摻雜類型的掩埋層(403)；在所述第一摻雜類型的掩埋層(402)以及所述第二摻雜類型的掩埋層(403)的上方形成第二摻雜類型的外延層(405)，第一摻雜類型的掩埋層(402)、第二摻雜類型的掩埋層(403)被掩埋在所述半導體襯底(401)與所述外延層(405)之間，在所述外延層(405)上位于所述第二摻雜類型的掩埋層(403)上方的第三區域(4051)的頂部形成第一摻雜類型的第一摻雜區(407)。

【技術實現步驟摘要】

本專利技術涉及半導體領域，更具體地，涉及一種靜電釋放保護器件的半導體結構以及制造方法。
技術介紹
高速數據傳輸接口對靜電釋放(Electro-Staticdischarge，簡稱ESD)保護器件的要求很高，既要求ESD保護器件具有高的ESD保護性能，又要求ESD保護器件的寄生電容非常低(一般要求低于0.5pF)，這對設計者來說極具挑戰性。瞬變電壓抑制二極管(TRANSIENTVOLTAGESUPPRESSOR，簡稱TVS)是在穩壓管工藝基礎上發展起來的一種新產品，其電路符號和普通穩壓二極管相同，外形也與普通二極管無異，當TVS管兩端經受瞬間的高能量沖擊時，它能以極高的速度(最高達1＊10-12秒)使其阻抗驟然降低，同時吸收大電流，將兩端間的電壓箝位在一個預定的數值上，從而確保后面的電路元件免受瞬態高能量的沖擊而損壞。現有技術通常采用TVS器件作為例如HDMI、USB以及DVI等高速數據傳輸接口的ESD保護器件，在進行器件半導體制備時，可以將ESD保護器件與被保護的電路集成一起，也可以將ESD保護器件作為與被保護電路相獨立的分立器件。圖1為現有技術中常用的ESD保護器件的電路圖，參見圖1所示，ESD保護器件包括由高濃度摻雜的PN結器件構成的齊納二極管Dz、整流二極管D1、整流二極管D2，其中齊納二極管Dz、整流二極管D1相串聯后再與整流二極管D2并聯在第一電極與第二電極之間。D1的陽極與D2的陰極在第一電極連接，Dz的陽極與D2的陽極在第二電極連接。參見圖1，上述ESD保護器件的工作原理是，當第一電極出現正的靜電放電電壓時，靜電電流由D1、Dz到第二電極，電流路徑L2為通路，D1正向偏置Dz反向擊穿，使得第一電極的電壓被鉗位為一個較低的電壓；當第一電極出現負的靜電放電電壓時，靜電電流通過D2到GND，電流路徑L1為通路，D2正向偏置，而D1反偏，L2斷開。圖2為圖1所示電路的電容等效電路圖，從圖2的電容等效電路可得出第一電極與GND之間的電容，即ESD保護器件的寄生電容為CI/O-GND＝C1＊CZ/(C1+CZ)+C2。由于為了獲得較強的ESD保護性能，Dz需要較大的結面，且形成Dz的PN的摻雜濃度需要很高，因此，CZ不可避免的很大，則CI/O-GND約等于C1+C2。因此，只要選擇合適小的C1、C2，便可有效的降低ESD保護器件的電容CI/o-GND，故而獲得較小的C1、C2，形成圖1所示的電路的器件結構尤為重要。圖3為現有技術中實現圖1所示電路的器件半導體結構圖。其中N型掩埋層NBL與P型高摻雜襯底P+sub形成Dz，P型外延層摻雜區P+與N型外延層Nepi形成D1，N型外延層N一與P+sub形成D2。本專利技術的專利技術人在進行本專利技術研究過程中發現，現有技術存在以下的技術缺陷：為了減少ESD保護器件的寄生電容，需要盡可能的減小D1、D2的電容C1、C2。而構成二極管的PN結的摻雜濃度越低，二極管的電容越小，因此，為了獲得較小的C2，N型外延層N一的摻雜濃度非常低；然而，由于NBL的自摻雜效應，使得N-靠近P+sub區域(圖3中虛框區域)的摻雜濃度會增加，則最終使得C2會明顯高于設計的期望值，從而使整個ESD保護器件的電容增加，無法滿足高速傳輸接口的ESD保護需要。
技術實現思路
本專利技術實施例目的之一在于提供一種低電容的靜電釋放保護器件的半導體結構以及制造方法。第一方面，本專利技術實施例提供的一種靜電釋放保護器件的半導體結構制造方法，包括：在第一摻雜類型的半導體襯底(401)的頂面的第一區域、第二區域分別形成第一摻雜類型的掩埋層(402)、第二摻雜類型的掩埋層(403)；在所述第一摻雜類型的掩埋層(402)以及所述第二摻雜類型的掩埋層(403)的上方形成第二摻雜類型的外延層(405)，第一摻雜類型的掩埋層(402)、第二摻雜類型的掩埋層(403)被掩埋在所述半導體襯底(401)與所述外延層(405)之間，在所述外延層(405)上位于所述第二摻雜類型的掩埋層(403)上方的第三區域(4051)的頂部形成第一摻雜類型的第一摻雜區(407)。結合第一方面，在第一種實現方式下，在所述第一類型的掩埋層(402)的自摻雜作用下，所述外延層(405)中位于所述第一類型的掩埋層(402)頂部的第四區域(4052)的摻雜濃度，小于所述外延層(405)中所述第三區域(4051)的摻雜濃度。結合第一方面，在第一種實現方式下，還包括：形成第一金屬層(406)，所述第一金屬層(406)將所述外延層(405)的第四區域(4052)、以及第一摻雜區(407)電連接起來，構成所述靜電釋放保護器件的第一電極。結合第一方面，在第一種實現方式下，還包括：在所述外延層(405)的第四區域(4052)的頂部形成第二摻雜類型的第二摻雜區(408)，所述第一金屬層(406)將所述第一摻雜區(407)、第二摻雜區(408)電連接起來。結合第一方面，在第一種實現方式下，所述第二摻雜區(408)的摻雜濃度高于所述外延層(405)的摻雜濃度。結合第一方面，在第一種實現方式下，所述第一摻雜區(407)的摻雜濃度高于所述外延層(405)的摻雜濃度。結合第一方面，在第一種實現方式下，還包括：形成隔離結構(409)，所述隔離結構(409)位于所述半導體襯底(401)的頂面，間隔在所述第一摻雜類型的掩埋層(402)、第二摻雜類型的掩埋層(403)之間，并且間隔在所述靜電釋放保護器件與設在所述半導體襯底(401)上的其它器件之間。結合第一方面，在第一種實現方式下，還包括在所述半導體襯底(401)的底部形成第二金屬層。結合第一方面，在第一種實現方式下，所述第一摻雜類型的掩埋層(402)的濃度與所述靜電釋放保護器件的鉗位電壓、所述第二摻雜類型的掩埋層(403)的摻雜濃度相關，所述鉗位電壓越低，則所述第二摻雜類型的掩埋層(403)的摻雜濃度越高，所述第一摻雜類型的掩埋層(403)的濃度越高。結合第一方面，在第一種實現方式下，所述第一摻雜類型的掩埋層(402)的摻雜濃度與第二摻雜類型的掩埋層(403)的摻雜濃度的比例為：1/100～1/20。結合第一方面，在第一種實現方式下，所述半導體襯底(401)的摻雜濃度不小于1e19atoms/cm3。結合第一方面，在第一種實現方式下，所述第二摻雜類型的掩埋層(403)的摻雜濃度不小于1e16atoms/cm3，且不大于1e20atoms/cm3。結合第一方面，在第一種實現方式下，第一摻雜類型的掩埋層(402)的摻雜濃度不小于1e12atoms/cm3，且不大于1e17atoms/cm3。第一方面，本專利技術實施例提供的一種靜電釋放保護器件的半導體結構，包括：第一摻雜類型的半導體襯底(401)；分別位于所述半導體襯底(401)層的頂部的第一區域、第二區域的第一摻雜類型的掩埋層(402)、第二摻雜類型的掩埋層(403)；位于所述半導體襯底(401)上方的外延層(405)，所述第一摻雜類型的掩埋層(402)、第二摻雜類型的掩埋層(403)被掩埋在所述半導體襯底(401)與所述外延層(405)之間；位于所述外延層(405)的第三區域(4051)頂部的第一摻雜類型的第一摻雜區(407)。結合第二方面，在第一種實現方式下，在所本文檔來自技高網...

【技術保護點】
一種靜電釋放保護器件的半導體結構制造方法，其特征是，包括：在第一摻雜類型的半導體襯底(401)的頂面的第一區域、第二區域分別形成第一摻雜類型的掩埋層(402)、第二摻雜類型的掩埋層(403)；在所述第一摻雜類型的掩埋層(402)以及所述第二摻雜類型的掩埋層(403)的上方形成第二摻雜類型的外延層(405)，第一摻雜類型的掩埋層(402)、第二摻雜類型的掩埋層(403)被掩埋在所述半導體襯底(401)與所述外延層(405)之間，在所述外延層(405)上位于所述第二摻雜類型的掩埋層(403)上方的第三區域(4051)的頂部形成第一摻雜類型的第一摻雜區(407)。

【技術特征摘要】
1.一種靜電釋放保護器件的半導體結構制造方法，其特征是，包括：在第一摻雜類型的半導體襯底(401)的頂面的第一區域、第二區域分別形成第一摻雜類型的掩埋層(402)、第二摻雜類型的掩埋層(403)；在所述第一摻雜類型的掩埋層(402)以及所述第二摻雜類型的掩埋層(403)的上方形成第二摻雜類型的外延層(405)，第一摻雜類型的掩埋層(402)、第二摻雜類型的掩埋層(403)被掩埋在所述半導體襯底(401)與所述外延層(405)之間，在所述外延層(405)上位于所述第二摻雜類型的掩埋層(403)上方的第三區域(4051)的頂部形成第一摻雜類型的第一摻雜區(407)。2.根據權利要求1所述的靜電釋放保護器件的半導體結構制造方法，其特征是，在所述第一類型的掩埋層(402)的自摻雜作用下，所述外延層(405)中位于所述第一類型的掩埋層(402)頂部的第四區域(4052)的摻雜濃度，小于所述外延層(405)中所述第三區域(4051)的摻雜濃度。3.根據權利要求1所述的靜電釋放保護器件的半導體結構制造方法，其特征是，還包括：形成第一金屬層(406)，所述第一金屬層(406)將所述外延層(405)的第四區域(4052)、以及第一摻雜區(407)電連接起來，構成所述靜電釋放保護器件的第一電極。4.根據權利要求1所述的靜電釋放保護器件的半導體結構制造方法，其特征是，還包括：在所述外延層(405)的第四區域(4052)的頂部形成第二摻雜類型的第二摻雜區(408)，所述第一金屬層(406)將所述第一摻雜區(407)、第二摻雜區(408)電連接起來。5.根據權利要求4所述的靜電釋放保護器件的半導體結構制造方法，其特征是，所述第二摻雜區(408)的摻雜濃度高于所述外延層(405)的摻雜濃度。6.根據權利要求1所述的靜電釋放保護器件的半導體結構制造方法，其特征是，所述第一摻雜區(407)的摻雜濃度高于所述外延層(405)的摻雜濃度。7.根據權利要求1所述的靜電釋放保護器件的半導體結構制造方法，其特征是，還包括：形成隔離結構(409)，所述隔離結構(409)位于所述半導體襯底(401)的頂面，間隔在所述第一摻雜類型的掩埋層(402)、第二摻雜類型的掩埋層(403)之間，并且間隔在所述靜電釋放保護器件與設在所述半導體襯底(401)上的其它器件之間。8.根據權利要求1所述的靜電釋放保護器件的半導體結構制造方法，其特征是，還包括：在所述半導體襯底(401)的底部形成第二金屬層。9.根據權利要求1所述的靜電釋放保護器件的半導體結構制造方法，其特征是，所述第一摻雜類型的掩埋層(402)的濃度與所述靜電釋放保護器件的鉗位電壓、所述第二摻雜類型的掩埋層(403)的摻雜濃度相關，所述鉗位電壓越低，則所述第二摻雜類型的掩埋層(403)的摻雜濃度越高，所述第一摻雜類型的掩埋層(403)的濃度越高。10.根據權利要求1所述的靜電釋放保護器件的半導體結構制造方法，其特征是，所述第一摻雜類型的掩埋層(402)的摻雜濃度與第二摻雜類型的掩埋層(403)的摻雜濃度的比例為：1/100～1/20。11.根據權利要求1所述的靜電釋放保護器件的半導體結構制造方法，其特征是，所述半導體襯底(401)的摻雜濃度不小于1e19atoms/cm3。12.根據權利要求1所述的靜電釋放保護器件的半導體結構制造方法，其特征是，所述第二摻雜類型的掩埋層(403)的摻雜濃度不小于1e16atoms/cm3，且不大于1e20atoms/cm3。13.根據權利要求1所述的靜電釋放保護器件的半導體結構制造方法，其特征是，第一摻雜類型的掩埋層(402)的摻雜濃度不小于1e12...

【專利技術屬性】
技術研發人員：姚飛，王世軍，殷登平，
申請(專利權)人：矽力杰半導體技術杭州有限公司，
類型：發明
國別省市：浙江;33