This disclosure relates to electronic devices. An electronic device includes a pulse latch circuit configured to latch the data input signal to the output terminal based on the received pulse signal. The pulse generating circuit is configured to output signal of the input signal and the pulse latch circuit at the output end of the comparison and in response to the clock signal between the input signal and the data based on the output signal of the pulse signal generating mismatch.
【技術實現步驟摘要】
本披露涉及電子器件領域，并且更具體地涉及低功耗觸發器。
技術介紹
減少電子器件的功耗在許多應用(如電池供電應用)中是非常令人期望的。電子器件的大量功耗是由于晶體管的開關引起。因此，減少電子器件中的晶體管完成的開關量同時仍然實現所期望的設計目標的方式是令人期望的。舉例來講，觸發器用于各種電路(如寄存器)中。常規觸發器由通過時鐘信號觸發的兩個鎖存器形成。然而，當某些觸發器的輸入和輸出還沒有從前一個時鐘周期變化時，觸發器的觸發不改變輸出的狀態，但引起晶體管開關并且因此引起過量功耗。因此，觸發觸發器以便減少開關的方式的進一步發展是令人期望的。
技術實現思路
提供本概述以便引入以下在詳細描述中進一步描述的一些概念。本概述不旨在標識所要求保護的主題的關鍵特征或必要特征也不旨在用作限定所要求保護的主題的范圍的輔助內容。本技術的實施例旨在提供一種能夠至少部分地解決上述問題的電子器件。一種電子器件包括觸發器電路，該觸發器電路被配置成用于基于接收到脈沖信號將數據輸入信號鎖存至輸出端。脈沖發生電路被配置成用于將時鐘的有源沿處的當前數據輸入信號與該觸發器電路的該輸出端處的先前的輸出信號進行比較并且基于輸出狀態與輸入狀態之間的失配響應于時鐘信號來生成該脈沖信號。該脈沖發生電路包括比較電路，該比較電路被配置成用于接收該數據輸入信號和該輸出信號并且基于其生成比較信號，其中該比較信號在該數據輸入信號和該輸出信號失配時具有第一邏輯電平并且在該數據輸入信號和該輸出信號匹配時具有第二邏輯電平。比較輸出電路被配置成用于基于該比較信號響應于該時鐘信號生成比較輸出，其中該比較輸出在該比較信號具有該第一邏輯...
【技術保護點】
一種電子器件，其特征在于，包括：脈沖鎖存電路，所述脈沖鎖存電路被配置成用于基于接收到脈沖信號將數據輸入信號鎖存至輸出端；以及脈沖發生電路，所述脈沖發生電路被配置成用于將所述數據輸入信號與所述脈沖鎖存電路的所述輸出端處的輸出信號進行比較、并且響應于時鐘信號基于所述數據輸入信號與所述輸出信號之間的失配生成所述脈沖信號。
【技術特征摘要】
2015.05.21 US 14/718,2041.一種電子器件，其特征在于，包括：脈沖鎖存電路，所述脈沖鎖存電路被配置成用于基于接收到脈沖信號將數據輸入信號鎖存至輸出端；以及脈沖發生電路，所述脈沖發生電路被配置成用于將所述數據輸入信號與所述脈沖鎖存電路的所述輸出端處的輸出信號進行比較、并且響應于時鐘信號基于所述數據輸入信號與所述輸出信號之間的失配生成所述脈沖信號。2.如權利要求1所述的電子器件，其特征在于，所述脈沖發生電路包括：比較電路，所述比較電路被配置成用于接收所述數據輸入信號和所述輸出信號并且基于其生成比較信號，所述比較信號在所述數據輸入信號和所述輸出信號失配時具有第一邏輯電平并且在所述數據輸入信號和所述輸出信號匹配時具有第二邏輯電平；以及比較輸出電路，所述比較輸出電路被配置成用于基于所述比較信號響應于所述時鐘信號生成比較輸出，所述比較輸出在所述比較信號具有所述第一邏輯電平時具有所述第一邏輯電平并且在所述比較信號具有所述第二邏輯電平時具有所述第二邏輯電平。3.如權利要求2所述的電子器件，其特征在于，所述比較電路包括：第一邏輯電路，所述第一邏輯電路具有與所述輸出信號和所述數據輸入信號的補碼耦合的多個輸入端；第二邏輯電路，所述第二邏輯電路具有與所述輸出信號的補碼和所述數據輸入信號耦合的多個輸入端；以及比較節點，所述比較節點與所述第一和第二邏輯電路的多個輸出端耦合。4.如權利要求3所述的電子器件，其特征在于，所述第一邏輯電路包括：第一PMOS晶體管，所述第一PMOS晶體管具有與電源電壓耦合的源極端子、漏極端子以及與所述輸出信號耦合的柵極端子；第二PMOS晶體管，所述第二PMOS晶體管具有與所述第一PMOS晶體管的所述漏極端子耦合的源極端子、與所述比較節點耦合的漏極端子以及與所述數據輸入信號的補碼耦合的柵極端子。5.如權利要求3所述的電子器件，其特征在于，所述第二邏輯電路包括：第三PMOS晶體管，所述第三PMOS晶體管具有與電源電壓耦合的源極端子、漏極端子以及與所述輸出信號的所述補碼耦合的柵極端子，第四PMOS晶體管，所述第四PMOS晶體管具有與所述第三PMOS晶體管的所述漏極端子耦合的源極端子、與所述比較節點耦合的漏極端子以及與所述數據輸入信號耦合的柵極端子。6.如權利要求2所述的電子器件，其特征在于，所述比較輸出電路包括第五PMOS晶體管，所述第五PMOS晶體管具有被耦合成用于接收所述比較信號的源極端子、與節點耦合的漏極端子以及與所述時鐘信號耦合的柵極端子。7.如權利要求2所述的電子器件，其特征在于，所述脈沖發生電路進一步包括：第一開關電路，所述第一開關電路被配置成用于接收所述比較輸出和所述時鐘信號并且基于其生成第一開關輸出，所述第一開關輸出基于所述比較輸出具有所述第一邏輯電平而具有所述第二邏輯電平。8.如權利要求7所述的電子器件，其特征在于，所述第一開關電路包括：第一NMOS晶體管，所述第一NMOS晶體管具有與所述第一開關輸出耦合的漏極端子、源極端子以及與所述時鐘信號耦合的柵極端子；以及第二NMOS晶體管，所述第二NMOS晶體管具有與所述第一NMOS晶體管的所述源極端子耦合的漏極端子、與地耦合的源極端子以及被耦合成用于接收所述比較輸出的柵極端子。9.如權利要求2所述的電子器件，其特征在于，所述脈沖發生電路進一步包括：輸出電路，所述輸出電路被配置成用于接收第一開關輸出并且基于其并響應于所述時鐘信號生成所述脈沖信號，所述脈沖信號基于所述第一開關輸出具有所述第二邏輯電平而具有所述第一邏輯電平。10.如權利要求9所述的電子器件，其特征在于，所述輸出電路包括：第六PMOS晶體管，所述第六PMOS晶體管具有與電源電壓耦合的源極端子、與脈沖信號節點耦合的漏極端子以及被耦合成用于接收所述第一開關輸出的柵極端子；以及第十二NMOS晶體管，所述第十二NMOS晶體管具有與所述脈沖信號節點耦合的漏極端子、與地耦合的源極端子以及被耦合成用于接收所述第一開關輸出的柵極端子。11.如權利要求9所述的電子器件，其特征在于，所述脈沖發生電路進一步包括脈沖停止電路，所述脈沖停止電路被配置成用于基于所述數據輸入信號和所述輸出信號匹配響應于所述脈沖信號具有所述第一邏輯電平通過使所述比較輸出放電來引起所述脈沖信號轉變。12.如權利要求11所述的電子器件，其特征在于，所述脈沖停止電路包括：第二開關電路，所述第二開關電路具有與所述時鐘信號和所述第一開關輸出耦合的多個輸入端并且被配置成用于基于所述第一開關輸出具有所述第二邏輯電平響應于所述時鐘信號來使所述比較...
【專利技術屬性】
技術研發人員：A·K·特里帕希，P·馬薩里亞，
申請(專利權)人：意法半導體國際有限公司，
類型：新型
國別省市：荷蘭;NL
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