一種基于FinFET器件的一位全加器制造技術

本發明專利技術公開了一種基于FinFET器件的一位全加器，包括求和輸出電路和進位輸出電路，求和輸出電路包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管、第九FinFET管和第十FinFET管，進位輸出電路包括第十一FinFET管、第十二FinFET管、第十三FinFET管、第十四FinFET管、第十五FinFET管、第十六FinFET管、第十七FinFET管和第十八FinFET管；優點是求和輸出電路和進位輸出電路局采用差分電路形式，通過交替工作實現求和輸出和進位輸出，由于本發明專利技術的一位加法器是差分工作，能夠完全消除電路的靜態功耗；同時實現相反的邏輯輸出，不需要另外加反相器得到相反的邏輯，進一步的減少了晶體管的個數，由此電路面積、延時、功耗和功耗延時積均較小。

A full adder based on FinFET device

The invention discloses a full adder based on FinFET devices, including the sum of the output circuit and carry output circuit, summing output circuit includes a first FinFET tube, second FinFET tube, third FinFET tube, fourth FinFET tube, fifth FinFET tube, sixth FinFET tube, seventh FinFET tube, eighth FinFET tube, ninth tenth FinFET tube and FinFET tube, carry output circuit includes eleventh FinFET tube, Twelfth FinFET tube, thirteenth FinFET tube, fourteenth FinFET tube, fifteenth FinFET tube, sixteenth FinFET tube, seventeenth FinFET tube and FinFET tube eighteenth; and to be the summation of the output circuit and the output circuit board carry the differential circuit, by alternately working realize the sum output and digital output, because an adder circuit of the invention is difference, can completely eliminate static power circuit and phase; The output of the circuit is reduced, and the number of transistors is further reduced by the addition of an inverter, which reduces the number of transistors.

【技術實現步驟摘要】

本專利技術涉及一種一位全加器，尤其是涉及一種基于FinFET器件的一位全加器。
技術介紹
隨著晶體管尺寸的不斷縮小，受短溝道效應和當前制造工藝的限制，普通的CMOS晶體管尺寸降低的空間極度縮小。當普通CMOS晶體管的尺寸縮小到20nm以下時，器件的漏電流會急劇加大，造成較大的電路漏功耗。并且，電路短溝道效應變得更加明顯，器件變得相當不穩定，極大的限制了電路性能的提高。FinFET管(鰭式場效晶體管，FinField-EffectTransistor)是一種新的互補式金氧半導體(CMOS)晶體管為一種新型的3D晶體管，FinFET管的溝道采用零摻雜或是低摻雜，溝道被柵三面包圍。這種特殊的三維立體結構，增強了柵對溝道的控制力度，極大的抑制了短溝道效應，抑制了器件的漏電流。FinFET管具有功耗低，面積小的優點，逐漸成為接替普通CMOS器件，延續摩爾定律的優良器件之一。一位全加器是數字運算最基本的單元，反映一位全加器的電路性能的主要指標是電路面積、延時、功耗和功耗延時積四個因素。設計一種電路面積、延時、功耗和功耗延時積均較小的基于FinFET器件的一位全加器具有重要意義。
技術實現思路
本專利技術所要解決的技術問題是提供一種電路面積、延時、功耗和功耗延時積均較小的基于FinFET器件的一位全加器。本專利技術解決上述技術問題所采用的技術方案為：一種基于FinFET器件的一位全加器，包括求和輸出電路和進位輸出電路；所述的求和輸出電路包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管、第九FinFET管和第十FinFET管，所述的第一FinFET管和所述的第六FinFET管均為P型FinFET管，所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第七FinFET管、所述的第八FinFET管、所述的第九FinFET管和所述的第十FinFET管均為N型FinFET管，所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第六FinFET管、所述的第七FinFET管和所述的第八FinFET管均為低閾值FinFET管，所述的第四FinFET管、所述的第五FinFET管、所述的第九FinFET管和所述的第十FinFET管均為高閾值FinFET管，所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第六FinFET管、所述的第七FinFET管和所述的第八FinFET管鰭的個數均為1，所述的第四FinFET管、所述的第五FinFET管、所述的第九FinFET管和所述的第十FinFET管鰭的個數均為2；所述的進位輸出電路包括第十一FinFET管、第十二FinFET管、第十三FinFET管、第十四FinFET管、第十五FinFET管、第十六FinFET管、第十七FinFET管和第十八FinFET管，所述的第十一FinFET管和所述的第十五FinFET管均為P型FinFET管，所述的第十二FinFET管、所述的第十三FinFET管、所述的第十四FinFET管、所述的第十六FinFET管、所述的第十七FinFET管和所述的第十八FinFET管均為N型FinFET管，所述的第十一FinFET管、所述的第十二FinFET管、所述的第十三FinFET管、所述的第十五FinFET管、所述的第十七FinFET管和所述的第十八FinFET管均為低閾值FinFET管，所述的第十四FinFET管和所述的第十六FinFET管均為高閾值FinFET管，所述的第十一FinFET管、所述的第十二FinFET管、所述的第十三FinFET管、所述的第十五FinFET管、所述的第十七FinFET管和所述的第十八FinFET管鰭的個數均為1，所述的第十四FinFET管和所述的第十六FinFET管鰭的個數均為2；所述的第一FinFET管的源極、所述的第六FinFET管的源極、所述的第十一FinFET管的源極和所述的第十五FinFET管的源極均接入電源，所述的第一FinFET管的漏極、所述的第二FinFET管的漏極、所述的第三FinFET管的漏極、所述的第六FinFET管的背柵和所述的第六FinFET管的前柵連接且其連接端為所述的一位加法器的和信號輸出端，所述的一位加法器的和信號輸出端用于輸出和信號，所述的第一FinFET管的前柵、所述的第一FinFET管的背柵、所述的第六FinFET管的漏極、所述的第七FinFET管的漏極和所述的第八FinFET管的漏極連接且其連接端為所述的一位加法器的反相和信號輸出端，所述的一位加法器的反相和信號輸出端用于輸出和信號的反相信號，所述的第二FinFET管的源極、所述的第四FinFET管的漏極、所述的第五FinFET管的漏極和所述的第七FinFET管的漏極連接，所述的第三FinFET管的源極、所述的第八FinFET管的源極、所述的第九FinFET管的漏極和所述的第十FinFET管的漏極連接，所述的第四FinFET管的源極、所述的第五FinFET管的源極、所述的第九FinFET管的源極、所述的第十FinFET管的源極、所述的第十三FinFET管的源極、所述的第十四FinFET管的源極、所述的第十六FinFET管的源極和所述的第十八FinFET管的源極均接地；所述的第三FinFET管的前柵、所述的第三FinFET管的背柵、所述的第七FinFET管的前柵、所述的第七FinFET管的背柵、所述的第十七FinFET管的背柵和所述的第十七FinFET管的前柵連接且其連接端為所述的一位加法器的低位進位信號輸入端，所述的一位加法器的低位進位信號輸入端用于輸入低一位的進位信號，所述的第二FinFET管的前柵、所述的第二FinFET管的背柵、所述的第八FinFET管的背柵、所述的第八FinFET管的前柵、所述的第十二FinFET管的背柵和所述的第十二FinFET管的前柵連接且其連接端為所述的一位加法器的低位反相進位信號輸入端，所述的一位加法器的低位反相進位信號輸入端用于輸入低一位的進位信號的反相信號；所述的第四FinFET管的背柵、所述的第十FinFET管的前柵、所述的第十六FinFET管的背柵和所述的第十八FinFET管的前柵連接且其連接端為所述的一位加法器的第一加數輸入端，所述的一位加法器的第一加數輸入端用于輸入第一加數，所述的第四FinFET管的前柵、所述的第九FinFET管的<本文檔來自技高網...

【技術保護點】
一種基于FinFET器件的一位全加器，包括求和輸出電路和進位輸出電路，其特征在于所述的求和輸出電路包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管、第九FinFET管和第十FinFET管，所述的第一FinFET管和所述的第六FinFET管均為P型FinFET管，所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第七FinFET管、所述的第八FinFET管、所述的第九FinFET管和所述的第十FinFET管均為N型FinFET管，所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第六FinFET管、所述的第七FinFET管和所述的第八FinFET管均為低閾值FinFET管，所述的第四FinFET管、所述的第五FinFET管、所述的第九FinFET管和所述的第十FinFET管均為高閾值FinFET管，所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第六FinFET管、所述的第七FinFET管和所述的第八FinFET管鰭的個數均為1，所述的第四FinFET管、所述的第五FinFET管、所述的第九FinFET管和所述的第十FinFET管鰭的個數均為2；所述的進位輸出電路包括第十一FinFET管、第十二FinFET管、第十三FinFET管、第十四FinFET管、第十五FinFET管、第十六FinFET管、第十七FinFET管和第十八FinFET管，所述的第十一FinFET管和所述的第十五FinFET管均為P型FinFET管，所述的第十二FinFET管、所述的第十三FinFET管、所述的第十四FinFET管、所述的第十六FinFET管、所述的第十七FinFET管和所述的第十八FinFET管均為N型FinFET管，所述的第十一FinFET管、所述的第十二FinFET管、所述的第十三FinFET管、所述的第十五FinFET管、所述的第十七FinFET管和所述的第十八FinFET管均為低閾值FinFET管，所述的第十四FinFET管和所述的第十六FinFET管均為高閾值FinFET管，所述的第十一FinFET管、所述的第十二FinFET管、所述的第十三FinFET管、所述的第十五FinFET管、所述的第十七FinFET管和所述的第十八FinFET管鰭的個數均為1，所述的第十四FinFET管和所述的第十六FinFET管鰭的個數均為2；所述的第一FinFET的源極、所述的第六FinFET管的源極、所述的第十一FinFET管的源極和所述的第十五FinFET管的源極均接入電源，所述的第一FinFET管的漏極、所述的第二FinFET管的漏極、所述的第三FinFET管的漏極、所述的第六FinFET管的背柵和所述的第六FinFET管的前柵連接且其連接端為所述的一位加法器的和信號輸出端，所述的一位加法器的和信號輸出端用于輸出和信號，所述的第一FinFET管的前柵、所述的第一FinFET管的背柵、所述的第六FinFET管的漏極、所述的第七FinFET管的漏極和所述的第八FinFET管的漏極連接且其連接端為所述的一位加法器的反相和信號輸出端，所述的一位加法器的反相和信號輸出端用于輸出和信號的反相信號，所述的第二FinFET管的源極、所述的第四FinFET管的漏極、所述的第五FinFET管的漏極和所述的第七FinFET管的漏極連接，所述的第三FinFET管的源極、所述的第八FinFET管的源極、所述的第九FinFET管的漏極和所述的第十FinFET管的漏極連接，所述的第四FinFET管的源極、所述的第五FinFET管的源極、所述的第九FinFET管的源極、所述的第十FinFET管的源極、所述的第十三FinFET管的源極、所述的第十四FinFET管的源極、所述的第十六FinFET管的源極和所述的第十八FinFET管的源極均接地；所述的第三FinFET管的前柵、所述的第三FinFET管的背柵、所述的第七FinFET管的前柵、所述的第七FinFET管的背柵、所述的第十七FinFET管的背柵和所述的第十七FinFET管的前柵連接且其連接端為所述的一位加法器的低位進位信號輸入端，所述的一位加法器的低位進位信號輸入端用于輸入低一位的進位信號，所述的第二FinFET管的前柵、所述的第二FinFET管的背柵、所述的第八FinFET管的背柵、所述的第八FinFET管的前柵、所述的第十二FinFET管的背柵和所述的第十二FinFET管的前柵連接且其連接端為所述的一位加法器的低位反相進位信號輸入端，所述的一位加法器的低位反相進位信號輸入端用于輸入低...

【技術特征摘要】
1.一種基于FinFET器件的一位全加器，包括求和輸出電路和進位輸出電路，其特
征在于所述的求和輸出電路包括第一FinFET管、第二FinFET管、第三FinFET管、第
四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管、第
九FinFET管和第十FinFET管，所述的第一FinFET管和所述的第六FinFET管均為P
型FinFET管，所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、
所述的第五FinFET管、所述的第七FinFET管、所述的第八FinFET管、所述的第九
FinFET管和所述的第十FinFET管均為N型FinFET管，所述的第一FinFET管、所述
的第二FinFET管、所述的第三FinFET管、所述的第六FinFET管、所述的第七FinFET
管和所述的第八FinFET管均為低閾值FinFET管，所述的第四FinFET管、所述的第五
FinFET管、所述的第九FinFET管和所述的第十FinFET管均為高閾值FinFET管，所述
的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第六FinFET
管、所述的第七FinFET管和所述的第八FinFET管鰭的個數均為1，所述的第四FinFET
管、所述的第五FinFET管、所述的第九FinFET管和所述的第十FinFET管鰭的個數均
為2；所述的進位輸出電路包括第十一FinFET管、第十二FinFET管、第十三FinFET
管、第十四FinFET管、第十五FinFET管、第十六FinFET管、第十七FinFET管和第
十八FinFET管，所述的第十一FinFET管和所述的第十五FinFET管均為P型FinFET
管，所述的第十二FinFET管、所述的第十三FinFET管、所述的第十四FinFET管、所
述的第十六FinFET管、所述的第十七FinFET管和所述的第十八FinFET管均為N型
FinFET管，所述的第十一FinFET管、所述的第十二FinFET管、所述的第十三FinFET
管、所述的第十五FinFET管、所述的第十七FinFET管和所述的第十八FinFET管均為
低閾值FinFET管，所述的第十四FinFET管和所述的第十六FinFET管均為高閾值
FinFET管，所述的第十一FinFET管、所述的第十二FinFET管、所述的第十三FinFET
管、所述的第十五FinFET管、所述的第十七FinFET管和所述的第十八FinFET管鰭的
個數均為1，所述的第十四FinFET管和所述的第十六FinFET管鰭的個數均為2；
所述的第一FinFET的源極、所述的第六FinFET管的源極、所述的第十一FinFET
管的源極和所述的第十五FinFET管的源極均接入電源，所述的第一FinFET管的漏極、
所述的第二FinFET管的漏極、所述的第三FinFET管的漏極、所述的第六FinFET管的

\t背柵和所述的第六FinFET管的前柵連接且其連接端為所述的一位加法器的和信號輸出
端，所述的一位加法器的和信號輸出端用于輸出和信號，所述的第一FinFET管的前柵、
所述的第一FinFET管的背柵、所述的第六FinFET管的漏極、所述的第七FinFET管的
漏極和所述的第八FinFET管的漏極連接且其連接端為所述的一位加法器的反相和信號
輸出端，所述的一位加法器的反相和信號輸出端用于輸出和信號的反相信號，所述的第
二FinFET管的源極、所述的第四FinFET管的漏極、所述的第五FinFET管的漏極和所
述的第七FinFET管的漏極連接，所述的第三FinFET管的源極、所述的第八FinFET管
的源極、所述的第九FinFET管的漏極和所述的第十FinFET管的漏極連接，所述的第四
FinFET管的源極、所述的第五Fin...

【專利技術屬性】
技術研發人員：胡建平，張緒強，
申請(專利權)人：寧波大學，
類型：發明
國別省市：浙江;33