半導體裝置制造方法及圖紙

存儲單元(101)包含：存儲晶體管(10A)，其具有溝道長度L1和溝道寬度W1；以及多個選擇晶體管(10B)，其各自與存儲晶體管串聯電連接且獨立地具有溝道長度L2和溝道寬度W2，存儲晶體管和多個選擇晶體管各自具有由共同的氧化物半導體膜形成的活性層(7A)，存儲晶體管是能從漏極電流Ids依賴于柵極電壓Vg的半導體狀態不可逆地變為漏極電流Ids不依賴于柵極電壓Vg的電阻體狀態的晶體管，溝道長度L2大于溝道長度L1。

【技術實現步驟摘要】
【國外來華專利技術】
本專利技術涉及半導體裝置，特別是涉及具備存儲晶體管和選擇晶體管的半導體裝置。
技術介紹
作為能用作ROM(ReadOnlyMemory：只讀存儲器)的存儲元件，以往已提出使用具有晶體管結構的元件。例如，專利文獻1公開了在與通常的邏輯LSI工藝中采用的配線結構相同的多晶硅/硅化物/硅氮化膜的層疊結構中具備陰極和陽極兩個端子的eFuse(ElectronicFuse：電子保險絲)。通過使大電流流到該eFuse，將eFuse加熱，使得兩個端子間的電阻值發生變化。專利文獻1未公開將eFuse用作存儲單元的技術，但公開了將2個晶體管(選擇晶體管)與eFuse串聯連接而流過大電流的構成。另外，專利文獻2公開了電可編程的熔斷元件。公開了將該熔斷元件與2個MOS晶體管(選擇晶體管)串聯連接而進行編程(寫入)和讀出的動作的構成。另一方面，本申請的申請人在專利文獻3中提出了與以往相比能降低消耗功率的新型的存儲晶體管。在該存儲晶體管中，活性層(溝道)使用了金屬氧化物半導體。該存儲晶體管利用由漏極電流產生的焦耳熱，能與柵極電壓無關且不可逆地變為表現出歐姆特性的電阻體狀態。當使用這種存儲晶體管時，能使用于寫入的電壓比專利文獻1、2中的電壓低，能夠降低消耗功率。另外，專利文獻3記載了包括1個存儲晶體管和1個選擇晶體管的存儲單元。另外，記載了將存儲晶體管形成于例如液晶顯示裝置的有源矩陣基板的情況。>此外，在本申請說明書中，將使該存儲晶體管的金屬氧化物半導體變為電阻體狀態的動作稱為“寫入動作”。另外，該存儲晶體管在寫入后，金屬氧化物半導體成為電阻體，因此，不會作為晶體管進行動作。然而，在本申請說明書中，在變為電阻體后也稱為“存儲晶體管”。同樣地，在變為電阻體后，也使用構成晶體管結構的柵極電極、源極電極、漏極電極、溝道區域等呼稱。現有技術文獻專利文獻專利文獻1:美國專利申請公開第2009/0179302號說明書專利文獻2:特開2010-211839號公報專利文獻3:國際公開第2013/080784號
技術實現思路
專利技術要解決的問題在具備存儲晶體管的有源矩陣基板等半導體裝置中，希望進一步提高存儲晶體管的寫入速度。本專利技術的專利技術人進行了研究后，有了以下發現。在專利文獻1和2中，在寫入時，熔斷元件與2個選擇晶體管串聯連接，因此，在這些選擇晶體管中也會消耗功率，導致無法在熔斷元件產生足夠的寫入功率。其結果是，向熔斷元件的寫入速度會下降。特別是，串聯連接的選擇晶體管的數量越增加，則越受到由寫入動作所致的選擇晶體管的劣化的影響而難以提高寫入速度。另外，在專利文獻1和2中，在讀出時的電流路徑中存在寫入時所使用的選擇晶體管，因此，寫入動作時流過的電流有可能導致選擇晶體管的特性劣化而電流電壓特性發生變動。由此，在讀出動作時，有如下可能：來自熔斷元件的讀出電流下降，對傳感放大器(Senseamplifier)的輸出電壓不穩定，讀出動作余量下降。另外，在專利文獻3的存儲晶體管中，當將寫入時施加到存儲晶體管的漏極-源極間的電壓(寫入電壓)設定得較大時，能夠提高寫入速度。然而，在向存儲晶體管寫入時，寫入的電流路徑中存在的選擇晶體管的特性有可能變動。這可能成為致使半導體裝置的可靠性下降的因素。本專利技術的實施方式的目的在于，既確保半導體裝置的可靠性，又提高存儲晶體管的寫入速度。用于解決問題的方案本專利技術的實施方式的半導體裝置具備至少1個存儲單元。上述至少1個存儲單元包含：存儲晶體管，其具有第1溝道長度L1和第1溝道寬度W1；以及多個選擇晶體管，其各自與上述存儲晶體管串聯電連接，且獨立地具有第2溝道長度L2和第2溝道寬度W2，上述存儲晶體管和上述多個選擇晶體管各自具有由共同的氧化物半導體膜形成的活性層，上述存儲晶體管是能從漏極電流Ids依賴于柵極電壓Vg的半導體狀態不可逆地變為漏極電流Ids不依賴于柵極電壓Vg的電阻體狀態的晶體管，上述第2溝道長度L2大于上述第1溝道長度L1。在某實施方式中，上述多個選擇晶體管相互并聯電連接，共用同一柵極控制線。在某實施方式中，上述第2溝道寬度W2小于上述第1溝道寬度W1。在某實施方式中，上述多個選擇晶體管的上述第2溝道寬度W2與上述第2溝道長度L2之比W2/L2小于上述存儲晶體管的上述第1溝道寬度W1與上述第1溝道長度L1之比W1/L1。在某實施方式中，上述多個選擇晶體管各自的上述第2溝道寬度W2的總和大于上述存儲晶體管的上述第1溝道寬度W1。在某實施方式中，上述存儲晶體管由基板支撐，上述存儲晶體管具有：柵極電極；柵極絕緣膜，其覆蓋上述柵極電極；上述活性層，其配置在上述柵極絕緣膜上；源極電極，其以與上述活性層的一部分接觸的方式配置在上述活性層上；以及漏極電極，其以與上述活性層的另一部分接觸的方式配置在上述活性層上，在從上述基板的法線方向看時，上述活性層中的隔著上述柵極絕緣膜與上述柵極電極重疊且位于上述源極電極與上述漏極電極之間的部分具有U字形狀。在某實施方式中，上述氧化物半導體膜是In-Ga-Zn-O系半導體膜。在某實施方式中，上述In-Ga-Zn-O系半導體膜包含結晶質部分。在某實施方式中，上述存儲晶體管和上述多個選擇晶體管是薄膜晶體管。在某實施方式中，上述存儲晶體管是上述半導體狀態的存儲晶體管S和上述電阻體狀態的存儲晶體管R中的一方。在某實施方式中，上述至少1個存儲單元是多個存儲單元，在上述多個存儲單元的一部分中上述存儲晶體管是上述存儲晶體管S，在上述多個存儲單元的另一部分中上述存儲晶體管是上述存儲晶體管R。在某實施方式中，在上述存儲晶體管S中，在漏極-源極間電壓的絕對值為0.1V以上10V以下的范圍內，存在將漏極電流Ids的值除以上述溝道寬度W1而得到的值Ids/W1的絕對值為1×10-14A/μm以下的柵極-源極間電壓的電壓范圍，在上述存儲晶體管R中，在漏極-源極間電壓的絕對值為0.1V以上10V以下的范圍內，即使是在將柵極-源極間電壓設定為上述電壓范圍內的情況下，將漏極電流Ids的值除以上述溝道寬度W1而得到的值Ids/W1的絕對值也與上述漏極-源極間電壓相應地變化，成為1×10-11A/μm以上。在某實施方式中，上述至少1個存儲單元是單體的存儲單元且包含上述存儲晶體管S，通過上述存儲晶體管S本文檔來自技高網...

【技術保護點】
一種半導體裝置，至少具備1個存儲單元，其特征在于，上述至少1個存儲單元包含：存儲晶體管，其具有第1溝道長度L1和第1溝道寬度W1；以及多個選擇晶體管，其各自與上述存儲晶體管串聯電連接，且獨立地具有第2溝道長度L2和第2溝道寬度W2，上述存儲晶體管和上述多個選擇晶體管各自具有由共同的氧化物半導體膜形成的活性層，上述存儲晶體管是能從漏極電流Ids依賴于柵極電壓Vg的半導體狀態不可逆地變為漏極電流Ids不依賴于柵極電壓Vg的電阻體狀態的晶體管，上述第2溝道長度L2大于上述第1溝道長度L1。

【技術特征摘要】
【國外來華專利技術】2013.10.11 JP 2013-2139351.一種半導體裝置，至少具備1個存儲單元，其特征在于，
上述至少1個存儲單元包含：
存儲晶體管，其具有第1溝道長度L1和第1溝道寬度W1；
以及
多個選擇晶體管，其各自與上述存儲晶體管串聯電連接，
且獨立地具有第2溝道長度L2和第2溝道寬度W2，
上述存儲晶體管和上述多個選擇晶體管各自具有由共同的氧
化物半導體膜形成的活性層，
上述存儲晶體管是能從漏極電流Ids依賴于柵極電壓Vg的半導
體狀態不可逆地變為漏極電流Ids不依賴于柵極電壓Vg的電阻體狀
態的晶體管，
上述第2溝道長度L2大于上述第1溝道長度L1。
2.根據權利要求1所述的半導體裝置，其中，
上述多個選擇晶體管相互并聯電連接，共用同一柵極控制線。
3.根據權利要求2所述的半導體裝置，其中，
上述第2溝道寬度W2小于上述第1溝道寬度W1。
4.根據權利要求2所述的半導體裝置，其中，
上述多個選擇晶體管的上述第2溝道寬度W2與上述第2溝道長
度L2之比W2/L2小于上述存儲晶體管的上述第1溝道寬度W1與上
述第1溝道長度L1之比W1/L1。
5.根據權利要求2所述的半導體裝置，其中，
上述多個選擇晶體管各自的上述第2溝道寬度W2的總和大于
上述存儲晶體管的上述第1溝道寬度W1。
6.根據權利要求1至5中的任一項所述的半導體裝置，其中，
上述存儲晶體管由基板支撐，
上述存儲晶體管具有：
柵極電極；
柵極絕緣膜，其覆蓋上述柵極電極；
上述活性層，其配置在上述柵極絕緣膜上；
源極電極，其以與上述活性層的一部分接觸的方式配置在

\t上述活性層上；以及
漏極電極，其以與上述活性層的另一部分接觸的方式配置
在上述活性層上，
在從上述基板的法線方向看時，上述活性層中的隔著上述柵極
絕緣膜與上述柵極電極重疊且位于上述源極電極與上述漏極電極
之間的部分具有U字形狀。
7.根據權利要求1至6中的任一項所述的半導體裝置，其中，
上述氧化物半導體膜是In-Ga-Zn-O系半導體膜。
8.根據權利要求7所述的半導體裝置，其中，
上述In-Ga-Zn-O系半導體膜包含結晶質部分。
9.根據權利要求1至8中的任一項所述的半導體裝置，其中，
上述存儲晶體管和上述多個選擇晶體管是薄膜晶體管。
10.根據權利要求1至9中的任一項所述的半導體裝置，其中，
上述存儲晶體管是上述半導體狀態的存儲晶體管S和上述電阻
體狀態的存儲晶體管R中的一方。
11.根據權利要求10所述的半導體裝置，其中，
上述至少1個存儲單元是多個存儲單元，在上述多個存儲單元
的一部分中上述存儲晶體管是上述存儲晶體管S，在上述多個存儲
單元的另一部分中上述存儲晶體管是上述存儲晶體管R。
12.根據權利要求10或11所述的半導體裝置，其中，
在上述存儲晶體管S中，在漏極-源極間電壓的絕對值為0.1V以
上10V以下的范圍內，存在將漏極電流Ids的值除以上述溝道寬度
W1而得到的值Ids/W1的絕對值為1×10-14A/μm以下的柵極-源極間
電壓的電壓范圍，
在上述存儲晶體管R中，在漏極-源極間電壓的絕對值為0.1V以
上10V以下的范圍內，即使是在將柵極-源極間電壓設定為上述電壓
范圍內的情況下，將漏極電流Ids的值除以上述溝道寬度W1而得到
的值Ids/W1的絕對值也與上述漏極-源極間電壓相應地變化，成為1
×10-11A/μm以上。
13.根據權利要求10或12所述的半導體裝置，其中，
上述至少1個存儲單元是單體的存儲單元且包含上述存儲晶體
管S，
通過上述存儲晶體管S與上述多個選擇晶體管的連接形成內部
節點，
在上述存儲晶體管S為導通狀態時，若將上述多個選擇晶體管
的柵極電壓設為高電平的電壓VH，則從上述內部節點輸出低電平
的電壓VL，若將上述多個選擇晶體管的柵極電壓設為低電平的電...

【專利技術屬性】
技術研發人員：上田直樹，加藤純男，
申請(專利權)人：夏普株式會社，
類型：發明
國別省市：日本;JP