集成電路制造技術

本實用新型專利技術涉及一種集成電路，包括源漏區、與該源漏區相鄰的溝道區、在該溝道區之上延伸的柵極結構以及在該柵極結構的一側上并且在該源漏區之上延伸的側壁間隔物。提供了與該側壁間隔物接觸并且具有頂表面的電介質層。該柵極結構包括柵極電極和從該柵極電極作為突起延伸到達該頂表面的柵極接觸。該柵極電極的側表面與柵極接觸的側表面相互對準。定位在該柵極電極與該溝道區之間的用于晶體管的柵極電介質層在該柵極電極與該側壁間隔物之間延伸并且進一步在該柵極接觸與該側壁間隔物之間延伸。

【技術實現步驟摘要】

本技術涉及集成電路，并且具體地涉及集成電路中的預金屬化電介質(PMD)或層間電介質(ILD)層的金屬填充接觸的形成，其目的為連接晶體管的柵極區、源極區和漏極區。
技術介紹
現在參照圖1A和圖1B，圖1A和圖1B示出了常規的金屬氧化物半導體(MOS)場效應晶體管(FET)10器件的總配置。圖1A和圖1B是在沿晶體管柵極的寬度的不同位置處以垂直于柵寬的方向所截取的平行橫截面。襯底12支撐晶體管。在這個實例中，該襯底是絕緣體上硅襯底12類型的，該襯底包括襯底層14、掩埋氧化物(BOX)層16和半導體層18。用于晶體管器件的有源區20由穿透層18的周向包圍的淺溝槽隔離22來限定。在有源區20之內，層18被劃分為已摻雜有第一導電類型摻雜物的多個溝道區30、已摻雜有第二導電類型摻雜物的多個源極區32(各自在一側上鄰近溝道區30)以及也已摻雜有第二導電類型摻雜物多個漏極區34(各自在與源極區32的相對側鄰近溝道區30)。其中，當MOSFET10器件是p溝道類型時，第一導電類型摻雜物是p型的并且第二導電類型是n型的。相反，當MOSFET器件是n溝道類型時，第一導電類型摻雜物是n型的并且第二導電類型是p型的。在溝道區30上方提供多個柵疊層36。每個柵疊層36典型地包括柵極電介質38、(例如金屬和/或多晶硅材料的)柵極電極40和由絕緣材料(例如氮化硅(SiN))制成的多個側壁間隔物42，這些側壁間隔物被沉積在柵極電介質38和柵極電極40的各側上以及該柵極電極的頂部上。在該襯底和該柵疊層上方提供層間電介質(ILD)或預金屬化電介質(PMD)層46。層46的頂表面48以化學機械拋光(CMP)工藝來處理以限定平坦表面。典型地由鎢形成的金屬接觸集50從頂表面48穿過在多個金屬填充接觸開口中的ILD/PMD層46，以與源極區32和漏極區34(在圖1A的橫截面中示出)以及柵極電極40(在圖1B的橫截面中示出)電接觸。然后在ILD/PMD層46上方提供第一金屬化層M1，其中第一金屬化層M1包括形成在金屬填充通孔和/或溝槽開口中的多條金屬線54，這些金屬線與接觸50接觸并且被平坦化的電介質材料層56圍繞。由于在集成電路器件中的特征尺寸持續縮小，在中段制程(MOL)互連中提供源極接觸、漏極接觸和柵極接觸將變得更復雜且具有挑戰性。這種情況的原因有很多。例如，可能需要將柵極接觸從有源區22(例如在如圖1B中所示的周邊隔離22之上)去除以便避免在柵極接觸與源漏區的溝槽硅化物之間的短路。這是不利的，因為其導致芯片面積的增加。為了解決這個問題，集成電路設計者正朝著合并鰭結構和共用源漏結構邁進。然而由于減少的接觸面積在源漏區增加了接觸電阻，伴隨這種技術具有顯著的缺點(如在圖1A中以參考號60總體性示出的)。柵極與柵極接觸的未對準是另一個問題(參見圖1B參考號62處)，并且這個問題可能導致柵極到源漏接觸的短路的問題。在本領域中相應地需要到晶體管集成電路的源極區、漏極區和柵極區的改善的MOL互連。
技術實現思路
本技術的目的之一在于提供一種集成電路，具有自底向上形成柵極接觸以便避免在柵極與柵極接觸之間的未對準以及自頂向下形成具有足夠以減少接觸電阻并且避免短路問題的尺寸的源漏接觸。這些柵極接觸通孔優選地由高K材料和低K材料保護以便改善對于高密度集成的可靠性。根據本公開的一個方面，集成電路包括：包括：源漏區；與所述源漏區相鄰的溝道區；在所述溝道區之上延伸的柵極結構；側壁間隔物，所述側壁間隔物在所述柵極結構的一側上并且在所述源漏區之上延伸；以及電介質層，所述電介質層與所述側壁間隔物接觸并且具有頂表面；其中，所述柵極結構包括：柵極電極；從所述柵極電極延伸至所述頂表面的柵極接觸；以及柵極電介質層，所述柵極電介質層在所述柵極電極與所述溝道區之間并且在所述柵極電極與所述側壁間隔物之間延伸并且進一步在所述柵極接觸與所述側壁間隔物之間延伸。優選的，所述柵極電極的表面與所述柵極接觸的表面對準并且平行于所述側壁間隔物的內表面延伸。優選的，所述側壁間隔物的高度等于所述電介質層的高度。優選的，所述電介質層是層間電介質(ILD)層或預金屬化電介質(PMD)層之一。優選的，進一步包括從所述電介質層的所述頂表面延伸至所述源漏區的源漏接觸，所述源漏接觸與所述側壁間隔物接觸。優選的，所述柵極電極的頂表面低于所述電介質層的所述頂表面，并且其中，所述柵極接觸從所述柵極電極的所述頂表面突出以達到所述電介質層的所述頂表面。優選的，進一步包括在所述電介質層的所述頂表面上的金屬化層，所述金屬化層包括與所述柵極接觸電接觸的金屬線。根據本公開的另一方面，集成電路包括：源漏區；與所述源漏區相鄰的溝道區；在所述溝道區之上延伸的柵極結構；側壁間隔物，所述側壁間隔物在所述柵極結構的一側上并且在所述源漏區之上延伸；以及電介質層，所述電介質層與所述側壁間隔物接觸并且具有頂表面；其中，所述柵極結構包括：柵極電極；以及從所述柵極電極延伸至所述頂表面的柵極接觸；其中，所述柵極電極的側表面與所述柵極接觸的側表面相互對準并且平行于所述側壁間隔物的內表面延伸。優選的，進一步包括在所述柵極電極與所述溝道區之間的柵極電介質層，所述柵極電介質層在所述柵極電極的所述側表面與所述側壁間隔物的所述內表面之間延伸并且進一步在所述柵極接觸的所述側表面與所述側壁間隔物的所述內表面之間延伸。優選的，所述側壁間隔物的高度等于所述電介質層的高度。優選的，所述電介質層是層間電介質(ILD)層或預金屬化電介質(PMD)層之一。優選的，進一步包括從所述電介質層的所述頂表面延伸至所述源漏區的源漏接觸，所述源漏接觸與所述側壁間隔物接觸。優選的，所述柵極電極的頂表面低于所述電介質層的所述頂表面，并且其中，所述柵極接觸從所述柵極電極的所述頂表面突出以達到所述電介質層的所述頂表面。優選的，進一步包括在所述電介質層的所述頂表面上的金屬化層，所述金屬化層包括與所述柵極接觸電接觸的金屬線。本公開的集成電路具有自底向上形成柵極接觸以便避免在柵極與柵極接觸之間的未對準以及自頂向下形成具有足夠以減少接觸電阻并且避免短路問題的尺寸的源漏接觸。這些柵極接觸通孔優選地由高K材料和低K材料保護以便改善對于高密度集成的可靠性。附圖說明為了更好地理解實施例，現在將僅以示例方式參考附圖，在附圖本文檔來自技高網...

【技術保護點】
一種集成電路，其特征在于，包括：源漏區；與所述源漏區相鄰的溝道區；在所述溝道區之上延伸的柵極結構；側壁間隔物，所述側壁間隔物在所述柵極結構的一側上并且在所述源漏區之上延伸；以及電介質層，所述電介質層與所述側壁間隔物接觸并且具有頂表面；其中，所述柵極結構包括：柵極電極；從所述柵極電極延伸至所述頂表面的柵極接觸；以及柵極電介質層，所述柵極電介質層在所述柵極電極與所述溝道區之間并且在所述柵極電極與所述側壁間隔物之間延伸并且進一步在所述柵極接觸與所述側壁間隔物之間延伸。

【技術特征摘要】
2015.06.09 US 14/734,0131.一種集成電路，其特征在于，包括：
源漏區；
與所述源漏區相鄰的溝道區；
在所述溝道區之上延伸的柵極結構；
側壁間隔物，所述側壁間隔物在所述柵極結構的一側上并且在所
述源漏區之上延伸；以及
電介質層，所述電介質層與所述側壁間隔物接觸并且具有頂表
面；
其中，所述柵極結構包括：
柵極電極；
從所述柵極電極延伸至所述頂表面的柵極接觸；以及
柵極電介質層，所述柵極電介質層在所述柵極電極與所述溝道區
之間并且在所述柵極電極與所述側壁間隔物之間延伸并且進一步在
所述柵極接觸與所述側壁間隔物之間延伸。
2.如權利要求1所述的集成電路，其特征在于，所述柵極電極
的表面與所述柵極接觸的表面對準并且平行于所述側壁間隔物的內
表面延伸。
3.如權利要求1所述的集成電路，其特征在于，所述側壁間隔
物的高度等于所述電介質層的高度。
4.如權利要求1所述的集成電路，其特征在于，所述電介質層
是層間電介質層或預金屬化電介質層之一。
5.如權利要求1所述的集成電路，其特征在于，進一步包括從
所述電介質層的所述頂表面延伸至所述源漏區的源漏接觸，所述源漏
接觸與所述側壁間隔物接觸。
6.如權利要求1所述的集成電路，其特征在于，所述柵極電極
的頂表面低于所述電介質層的所述頂表面，并且其中，所述柵極接觸
從所述柵極電極的所述頂表面突出以達到所述電介質層的所述頂表

\t面。
7.如權利要求1所述的集成電路，其特征在于，進一步包括在
所述電介質層的所述頂表面上的金屬化層，所述金屬化層包括與所述
柵極接觸電接觸的金屬線...

【專利技術屬性】
技術研發人員：J·H·張，
申請(專利權)人：意法半導體公司，
類型：新型
國別省市：美國;US