半導體裝置制造方法及圖紙

本發明專利技術涉及半導體裝置。提供了例如用于在寫操作中控制與要寫的SRAM存儲單元耦接的存儲單元電源線的電壓電平的寫輔助電路。寫輔助電路響應于在寫操作中使能的寫輔助使能信號將存儲單元電源線的電壓電平降低到預定的電壓電平。同時，寫輔助電路根據寫輔助脈沖信號的脈沖寬度來控制存儲單元電源線的電壓電平的降低速度。寫輔助脈沖信號的脈沖寬度被定義為使得行的數量越大(或存儲單元電源線的長度越長)，則脈沖寬度越大。

【技術實現步驟摘要】
本分案申請是基于申請號為201210336291.2，申請日為2012年9月12日，專利技術名稱為“半導體裝置”的中國專利申請的分案申請。相關申請的交叉引用將2011年9月22日提交的日本專利申請No.2011-207674的公開內容(包括說明書、附圖以及摘要)通過參考全部并入在本申請中。
本專利技術涉及半導體裝置，并且更特別地涉及在包括存儲部件(諸如SRAM)的半導體裝置的應用中有效的技術。
技術介紹
例如，日本的未經審查的專利公開No.2007-4960公開了用于在數據被寫入SRAM中時降低單元電源線的電壓電平的配置。日本的未經審查的專利公開No.2009-252256公開了用于降低在SRAM中的所選的字線的電壓電平的配置。日本的未經審查的專利公開No.2008-210443公開了用于在字線的上升時將存儲部件的電源電壓電平供應給字線驅動器的電源節點并且在字線的上升之后將比存儲部件的電源電壓電平低的電壓電平供應給字線驅動器的電源節點的配置。
技術實現思路
例如，隨著包括靜態隨機訪問存儲器(SRAM)存儲器模塊或者其它介質的半導體裝置的小型化，從可靠性、功率消耗等的觀點來看，一般執行電壓按比例縮小(scaling)。然而，在半導體裝置變小時，存在作為增大的生產波動或其它因素的結果而減小SRAM存儲單元的操作裕度(margin)的問題。因此，必須執行各種手段以便在低電壓處維持恒定的操作裕度。圖24A和圖24B示出作為本專利技術的前提的半導體裝置，在其中圖24A是半導體裝置的靜態存儲器模塊的主要部分的操作示例和配置的示意圖，并且圖24B是與圖24A中示出的示例不同的操作示例和配置的示意圖。圖24A和圖24B中示出的靜態存儲器模塊包括存儲器陣列MARY、字驅動器塊WLD以及寫輔助電路WAST'。在MARY中，設置有由WLD驅動并且在X軸方向上延伸的字線WL、由WL選擇的存儲單元(SRAM存儲單元)MC以及由WAST'驅動的存儲單元電源線。存儲單元電源線在Y軸方向上延伸并且將存儲單元電源電壓ARVDD供應給特定的MC。WAST'具有用于在寫操作中降低所選的存儲單元MC的ARVDD持續預定時間的功能。以這種方式，信息保持能力(鎖存能力)被降低，即，靜態噪聲裕度(SNM)被降低。結果，特定的MC可以被容易地重寫(寫裕度增大)。這里，圖24A中示出的MARY具有在橫向上較長的形狀，在其中Y軸方向(存儲單元電源線(ARVDD)的延伸方向或未示出的位線的延伸方向)為縱向方向，并且X軸方向(WL的延伸方向)為橫向方向。圖24B中示出的MARY具有在縱向上較長的形狀，不同于圖24A的情況。例如，假設WAST'被設計成關于圖24A中示出的MARY在最佳條件處降低ARVDD的電壓電平。在該情況下，在特定的WAST'被應用于圖24B中示出的MARY時，MARY的存儲單元電源線(ARVDD)的負載在圖24B中比在圖24A中大。因此，ARVDD的電壓電平到達期望的電平會花費時間。在這個時候，所選的MC具有相對高的信息保持能力(鎖存能力)，即，大的SNM。結果，特定的MC可能不被容易地寫。換句話說，可能降低寫裕度。圖25A是作為本專利技術的假設的前提的半導體裝置中的靜態存儲器模塊的主要部分的操作示例和配置的示意圖。圖25B是與圖25A中示出的示例不同的配置和操作示例的示意圖。圖25A和圖25B中的靜態存儲器模塊包括存儲器陣列MARY、字驅動器塊WLD以及字驅動器電源電路塊VGEN'。在MARY中，設置有由WLD驅動并且在X軸方向上延伸的字線WL、由特定的WL選擇的存儲單元(SRAM存儲單元)MC以及由VGEN'驅動的字驅動器電源線。字驅動器電源線在Y軸方向上延伸并且將字驅動器電源電壓WLVDD供應給WLD的每個字驅動器。在預定的WL由WLD激活時，VGEN'降低特定的WLD的(字驅動器的)電源電壓WLVDD持續預定時間。在具有該功能的情況下，可以增大在特定的WL上保持信息的MC的信息保持能力(鎖存能力)。結果，可以增大讀裕度等。換句話說，在SRAM存儲單元中的訪問NMOS晶體管的驅動能力被等同地降低時，可以增大所謂的β比，該β比是SRAM存儲單元中的訪問NMOS晶體管的驅動能力與驅動NMOS晶體管的驅動能力的比。因此，靜態噪聲裕度(SNM)可以被增大。這里，圖25A中示出的MARY具有在橫向上較長的形狀，在其中Y軸方向(字驅動器電源線(WLVDD)的延伸方向或未示出的位線的延伸方向)為縱向方向，并且X軸方向(WL的延伸方向)為橫向方向。圖25B中示出的MARY具有在縱向上較長的形狀，與圖25A的情況不同。MARY的字驅動器電源線(WLVDD)的負載在圖25A中比在圖25B中小，使得WLVDD的電壓電平被快速地降低。結果，WLVDD的電壓電平可能不足以使WL快速地上升。此外，圖25A中示出的MARY中的WL的負載比圖25B中的大，使得難以增大WL的上升速率。結果，會更難以增大上升速率，因為上面描述的WLVDD的協同效應(synergisticeffect)。為此，在圖25A中示出的MARY中，在WL的上升速率的延遲的情況下，訪問時間可能不足夠長。另一方面，MARY中的字驅動器電源線(WLVDD)的負載在圖25B中比在圖25A中大，使得WLVDD的電壓電平被降低到期望的電平會花費時間。在這個時候，所選的MC的電壓電平相對高。然后，在特定的WL之上的MC具有相對低的靜態噪聲裕度(SNM)。結果，可以降低特定的MC的讀裕度。另外，圖25B中示出的MARY中的WL的負載比圖25A中的MARY中的WL的負載小，使得上升速率可能增大。換句話說，WL的電壓由于過沖而可能增大。結果，靜態噪聲裕度(SNM)的減小會進一步被加速，因為WLVDD的協同效應。因此，在圖25B中示出的MARY中可能難以獲得足夠的讀裕度。如上所述，在具有不同的形狀(諸如縱向上較長的形狀和橫向上較長的形狀)的存儲器陣列存在于半導體裝置中時，可能存在根據存儲器陣列的形狀的、操作裕度(讀裕度，寫裕度)的減小和訪問時間的延遲。特別地，在編譯的(compiled)SRAM等被安裝在半導體裝置(諸如芯片上系統(SOC))之上時，可能存在在其中根據產品市場需求而將大量的具有不同形狀的SRAM存儲器模塊安裝在SOC之上的情況。在這種情況下，已發現操作裕度和訪問時間可以是顯著的問題。注意，編譯的SRAM是通過自動設計工具(例如通過指定位線的數量或字線的數量)自動產生的宏單元(macrocell)。在編譯的SRAM中，通過由自動設計工具針對位線/字線的數量自動布置各種電路組件(例如，字驅動器或其它組件)的布局來形成存儲器陣列和外圍電路。鑒于上述問題，已經提出本專利技術。因此，本專利技術的一個目的在于增大包括多個靜態存儲器模塊的半導體裝置的操作裕度。本專利技術的其它目的和新穎的特征將根據與所附權利要求以及附圖一起閱讀時的以下詳細描述而清楚的。下面將簡單地描述在本申請中公開的專利技術的典型的實施例的概述。根據本專利技術的示例性實施例的半導體裝置包括第一存儲器模塊和第二存儲器模塊。第一存儲器模塊包括多個第一字線、多個第一位線、以及位于第一字線和第一位線的交點處的多個第一SRAM存儲單元。另外，第一存儲器模塊還包括在與第一位線相同本文檔來自技高網...

【技術保護點】
一種半導體裝置，包括第一存儲器模塊和第二存儲器模塊，所述第一存儲器模塊和第二存儲器模塊中的每一個被提供有電源電壓和接地電壓，其中第一存儲器模塊包括：在第一方向上平行地延伸的多個第一字線；在與第一方向交叉的第二方向上平行地延伸的多個第一位線；以及耦接到第一字線和第一位線的多個第一SRAM存儲單元，其中第二存儲器模塊包括：在第三方向上平行地延伸的多個第二字線；在與第三方向交叉的第四方向上平行地延伸的多個第二位線；以及耦接到第二字線和第二位線的多個第二SRAM存儲單元，其中第一存儲器模塊還包括：在第二方向上平行地延伸以便將電力供應給第一SRAM存儲單元的多個第一存儲單元電源線；以及第一寫輔助電路，用于在寫操作中將與要寫的第一SRAM存儲單元對應的第一存儲單元電源線的電壓電平收斂到在電源電壓和接地電壓之間的第一電平，其中第二存儲器模塊還包括：在第四方向上平行地延伸以便將電力供應給第二SRAM存儲單元的多個第二存儲單元電源線；以及第二寫輔助電路，用于在寫操作中將與要寫的第二SRAM存儲單元對應的第二存儲單元電源線的電壓電平收斂到在電源電壓和接地電壓之間的第二電平，以及其中第一字線的數量大于第二字線的數量。...

【技術特征摘要】
2011.09.22 JP 2011-2076741.一種半導體裝置，包括第一存儲器模塊和第二存儲器模塊，所述第一存儲器模塊和第二存儲器模塊中的每一個被提供有電源電壓和接地電壓，其中第一存儲器模塊包括：在第一方向上平行地延伸的多個第一字線；在與第一方向交叉的第二方向上平行地延伸的多個第一位線；以及耦接到第一字線和第一位線的多個第一SRAM存儲單元，其中第二存儲器模塊包括：在第三方向上平行地延伸的多個第二字線；在與第三方向交叉的第四方向上平行地延伸的多個第二位線；以及耦接到第二字線和第二位線的多個第二SRAM存儲單元，其中第一存儲器模塊還包括：在第二方向上平行地延伸以便將電力供應給第一SRAM存儲單元的多個第一存儲單元電源線；以及第一寫輔助電路，用于在寫操作中將與要寫的第一SRAM存儲單元對應的第一存儲單元電源線的電壓電平收斂到在電源電壓和接地電壓之間的第一電平，其中第二存儲器模塊還包括：在第四方向上平行地延伸以便將電力供應給第二SRAM存儲單元的多個第二存儲單元電源線；以及第二寫輔助電路，用于在寫操作中將與要寫的第二SRAM存儲單元對應的第二存儲單元電源線的電壓電平收斂到在電源電壓和接地電壓之間的第二電平，以及其中第一字線的數量大于第二字線的數量。2.一種半導體裝置，包括存儲器模塊，其中所述存儲器模塊包括：在第一方向上平行地延伸的多個字線；在與第一方向交叉的第二方向上平行地延伸的多個位線；耦接到字線和位線的多個SRAM存儲單元，在第二方向上平行地延伸以便將電力供應給所述SRAM存儲單元的多個存儲單元電源線；寫輔助電路，用于在寫操作中將與要寫的SRAM存儲單元對應的存儲單元電源線的電荷放電持續一個時段，延遲電路，包括額外的位線，以及定時產生電路，產生用于控制所述寫輔助電路的脈沖信號，其中所述延遲電路和所述定時產生電路從讀/寫控制電路接收寫使能信號，其中所述定時產生電路耦接到所述延遲電路的輸出，并且所述脈沖信號的脈沖寬度基于通過所述延遲電路對所述寫使能信號的延遲。3.根據權利要求2所述的半導體裝置，其中所述額外的位線包括第一部分和與所述第一部分平行延伸的第二部分。4.根據權利要求3所述的半導體裝置，其中所述額外的位線的所述第一部分串聯耦接到所述第二部分。5.根據權利要求3所述的半導體裝置，其中所述延遲電路還包括反相器，其中所述額外的位線的所述第一部分耦接到所述反相器的輸入和輸出中的一個，以及其中所述額外的位線的所述第二部分耦接到所述反相器的輸入和輸出中的另一個。6.一種半導體裝置，包括：存儲器模塊，所述存儲器模塊包括：在第一方向上平行地延伸的多個字線；在與第一方向交叉的第二方向上平行地延伸的多個位線對；多個SRAM存儲單元，耦接到所述多個字線和所述多個位線使得一個存儲單元耦接到一個字線和一個位線對；多個存儲單元電源線，在第二方向上平行地延伸以便將電力供應給所述多個SRAM存儲單元；寫輔助電路，用于在寫操作中將與要寫的SRAM存儲單元對應的存儲單元電源線的電...

【專利技術屬性】
技術研發人員：藪內誠，
申請(專利權)人：瑞薩電子株式會社，
類型：發明
國別省市：日本;JP