數(shù)字電路和用于制造數(shù)字電路的方法技術(shù)

根據(jù)一實(shí)施例，一種制造數(shù)字電路的方法被說明，所述方法包括：形成具有用于輸出輸出信號(hào)的輸出端的改型的RS主鎖存器，包括形成實(shí)際相同的兩個(gè)場(chǎng)效應(yīng)晶體管，每個(gè)場(chǎng)效應(yīng)晶體管具有相應(yīng)的閾值電壓，其中，所形成的這兩個(gè)場(chǎng)效應(yīng)晶體管以RS鎖存器式構(gòu)造的方式彼此連接，形成所述兩個(gè)場(chǎng)效應(yīng)晶體管包括將所述兩個(gè)場(chǎng)效應(yīng)晶體管的相應(yīng)的閾值電壓設(shè)定成彼此不同，以使得所述改型的RS主鎖存器響應(yīng)于RS鎖存器禁戒輸入躍遷的輸出信號(hào)具有預(yù)定義的邏輯狀態(tài)；形成具有設(shè)置輸入端和復(fù)位輸入端的RS從鎖存器；并且將所述RS從鎖存器的所述設(shè)置輸入端和所述復(fù)位輸入端連接至所述改型的RS主鎖存器的輸出端。

Digital circuit and method for manufacturing the same

According to one embodiment, a method of manufacturing a digital circuit is described, the method includes: forming has a modified output output signal of the RS main latch, including the formation of the two field effect transistor is essentially the same, each field effect transistors with threshold voltages, the corresponding one of the two field effect transistor formed by RS latch type structure mode are connected to each other, forming the two field effect transistor includes two field effect transistors corresponding threshold voltage is set to be different from each other, to make the logic state of type RS main latch has a predefined output signal in response the RS latch input transitions forbidden; forming a set of input and reset input from the RS latch; and the RS from the latch of the set and the reset input The input terminal is connected to the output end of the modified RS main latch.

【技術(shù)實(shí)現(xiàn)步驟摘要】

本申請(qǐng)涉及一種數(shù)字電路和用于制造數(shù)字電路的方法。
技術(shù)介紹
集成電路(IC)的逆向工程(RE)被視作對(duì)半導(dǎo)體工業(yè)最嚴(yán)重的威脅之一，這是因?yàn)樗赡鼙还粽邽E用以竊取和/或盜版電路設(shè)計(jì)。對(duì)集成電路成功實(shí)施逆向工程的攻擊者可以制出并銷售類似的電路、即仿制電路，并且違法地銷售和披露設(shè)計(jì)。因此，阻礙集成電路的逆向工程的構(gòu)思和技術(shù)是被期待的。
技術(shù)實(shí)現(xiàn)思路
根據(jù)一實(shí)施例，根據(jù)一實(shí)施例，一種制造數(shù)字電路的方法被說明，所述方法包括：形成具有用于輸出輸出信號(hào)的輸出端的改型的RS主鎖存器，包括形成實(shí)際相同的兩個(gè)場(chǎng)效應(yīng)晶體管，每個(gè)場(chǎng)效應(yīng)晶體管具有相應(yīng)的閾值電壓，其中，所形成的這兩個(gè)場(chǎng)效應(yīng)晶體管以RS鎖存器式構(gòu)造的方式彼此連接，形成所述兩個(gè)場(chǎng)效應(yīng)晶體管包括將所述兩個(gè)場(chǎng)效應(yīng)晶體管的相應(yīng)的閾值電壓設(shè)定成彼此不同，以使得所述改型的RS主鎖存器響應(yīng)于RS鎖存器禁戒輸入躍遷的輸出信號(hào)具有預(yù)定義的邏輯狀態(tài)；形成具有設(shè)置輸入端和復(fù)位輸入端的RS從鎖存器；并且將所述RS從鎖存器的所述設(shè)置輸入端和所述復(fù)位輸入端連接至所述改型的RS主鎖存器的輸出端。根據(jù)另一實(shí)施例，一種數(shù)字電路被提供，所述數(shù)字電路包括：改型的RS主鎖存器，所述改型的RS主鎖存器包括用于輸出輸出信號(hào)的輸出端以及實(shí)際相同的兩個(gè)場(chǎng)效應(yīng)晶體管，每個(gè)場(chǎng)效應(yīng)晶體管具有相應(yīng)的閾值電壓，其中，所形成的這兩個(gè)場(chǎng)效應(yīng)晶體管以RS鎖存器式構(gòu)造的方式彼此連接；以及具有設(shè)置輸入端和復(fù)位輸入端的RS從鎖存器；其中，所述RS從鎖存器的所述設(shè)置輸入端或所述復(fù)位輸入端連接至所述改型的RS主鎖存器的所述輸出端，并且其中，所述兩個(gè)場(chǎng)效應(yīng)晶體管的閾值電壓之差為至少10mV，以使得所述改型的RS主鎖存器響應(yīng)于RS鎖存器禁戒輸入躍遷的輸出信號(hào)具有預(yù)定義的邏輯狀態(tài)。附圖說明在附圖中，大體上，類似的附圖標(biāo)記在不同附圖中指代相同的部件。這些附圖不一定按比例繪制，而是大致強(qiáng)調(diào)了對(duì)本專利技術(shù)的構(gòu)思的展示。在下述說明中，參考下述附圖對(duì)多方面進(jìn)行了說明。在附圖中：圖1示出實(shí)施RSX鎖存器的一個(gè)示例。圖2示出基于RSX的主從寄存器。圖3示出圖2的基于RSX的主從寄存器的時(shí)序圖。圖4示出基于RSX的主從寄存器，其特征在于僅僅具有一個(gè)數(shù)據(jù)輸入。圖5示出基于RSX鎖存器的雙鏈?zhǔn)揭莆患拇嫫鳌D6示出圖5的基于RSX鎖存器的雙鏈?zhǔn)揭莆患拇嫫鞯臅r(shí)序圖。圖7示出一流程圖，該流程圖示出根據(jù)一實(shí)施例的用于制造數(shù)字電路的方法。圖8示出根據(jù)一實(shí)施例的數(shù)字電路。圖9示出場(chǎng)效應(yīng)晶體管。圖10示出晶體管層級(jí)上的RSX鎖存器。具體實(shí)施方式下述詳細(xì)說明涉及以展示的方式示出本公開的用來實(shí)施本專利技術(shù)的特定細(xì)節(jié)和多個(gè)方面的附圖。其它方面可以被應(yīng)用并且結(jié)構(gòu)上、邏輯上以及電上的變化可以被做出而不會(huì)脫離本專利技術(shù)的范圍。本公開的各方面不一定相互排斥，比如本公開的一些方面可以與本公開的一個(gè)或多個(gè)其它方面組合以形成新的方面。可以通過部署偽裝電路來阻礙逆向工程(RE)。然而，這通常要求工藝技術(shù)的擴(kuò)展(像摻雜分布的修改，假接觸部或過孔)和/或需要顯著增加區(qū)域和能量消耗。由此，這些手段通常對(duì)于大規(guī)模生產(chǎn)過于昂貴。不易察覺的ComplementaryBitCell、ICBC-X(存在于兩種或兩類型即ICBC-1和ICBC-0中)代表通過相應(yīng)地輸出穩(wěn)健的邏輯ONE或穩(wěn)健的邏輯ZERO來響應(yīng)適當(dāng)?shù)奶魬?zhàn)的門并且無法通過ReverseEngineering(RE)或其它分析方法、即對(duì)ChipCardController和SecurityIC的攻擊而容易地區(qū)分開。ICBC-X的物理設(shè)計(jì)在它的布局上、即在它的工作區(qū)、多晶硅柵極、接觸部、金屬連接結(jié)構(gòu)等方面是(充分)對(duì)稱的，然而，ICBC-X的nMOS和pMOS部件(即nMOS和pMOS場(chǎng)效應(yīng)晶體管)區(qū)別在于具有適當(dāng)不同的閾值電壓(Vth)，從而使ICBC-X在被以會(huì)導(dǎo)致電路進(jìn)入亞穩(wěn)態(tài)的輸入格式挑戰(zhàn)時(shí)具有穩(wěn)健的傳輸特征。如果可以假設(shè)將混合Vth方案用于被考慮的SecurityIC，那么由于過程選項(xiàng)“常規(guī)Vth”和“高Vth”可以被用來實(shí)現(xiàn)ICBC-X，因此不再需要過程改變。此外，ICBC-1和ICBC-0是可以實(shí)施成StandardCellLibraries的元件的靜態(tài)CMOS門。應(yīng)用示例包括“動(dòng)態(tài)”TIE-1和TIE-0單元，即可以在邏輯有效和無效狀態(tài)之間切換的、代表例如密匙的片段或其它機(jī)密信息的TIE單元。此外，ICBC-X實(shí)體可以與標(biāo)準(zhǔn)邏輯門組合以建立抗RE數(shù)據(jù)路徑，并且ICBC-X可以串接以實(shí)現(xiàn)動(dòng)態(tài)TIE樹結(jié)構(gòu)。會(huì)話密匙的生成以及取決于地址的存儲(chǔ)器加密配置也是可以的。此外，在轉(zhuǎn)出(roll-out)后，即在ICBC-X的初始(例如隨機(jī))配置后，然后可以將選取的配置存儲(chǔ)在NVM(非易失性存儲(chǔ)器)、例如包括ICBC-X的芯片(例如芯片卡模塊)的NVM中，以用于該場(chǎng)合的后續(xù)應(yīng)用。這甚至能實(shí)現(xiàn)穩(wěn)健且抗RE的芯片個(gè)體信息。由于多種ICBC-X實(shí)體可以在IC的整個(gè)Semi-Custom部上不規(guī)則地分布，并由于這些實(shí)體可以以不規(guī)則甚至隨機(jī)的時(shí)間順序訪問，因此ICBC-X構(gòu)思極大地增加了所有相關(guān)的SecurityIC攻擊方案如ReverseEngineering、PhotonEmission、LaserVoltageProbing等的難度、風(fēng)險(xiǎn)和付出。基本ICBC-X構(gòu)思可以被視為依賴于通過部署具有不同的閾值電壓(一般為狀態(tài)躍遷特性)的(MOS)晶體管(一般為開關(guān))來解決(雙穩(wěn)態(tài)的)反饋電路的傳統(tǒng)的亞穩(wěn)態(tài)或亞穩(wěn)態(tài)躍遷，從而建立穩(wěn)健的ICBC-X狀態(tài)躍遷，據(jù)此，任何給出的ICBC-X實(shí)體(X＝1或0？)的物性對(duì)于應(yīng)用相關(guān)的SecurityIC攻擊方案如ReverseEngineering、PhotonEmission、LaserVoltageProbing等的攻擊者而言保持隱蔽ICBC-X例如可包括所謂的RSX鎖存器，即這樣的RSX鎖存器(即包括交叉耦連的NAND或NOR門的Reset-Set-鎖存器)：其部件(NAND或NOR門)在結(jié)構(gòu)上相同地設(shè)置，但其傳輸特性由于適當(dāng)?shù)厥褂镁哂胁煌撝惦妷旱膱?chǎng)效應(yīng)晶體管(例如MOS裝置)而是非對(duì)稱的，從而使在以會(huì)導(dǎo)致電路進(jìn)入亞穩(wěn)態(tài)的輸入格式挑戰(zhàn)時(shí)在輸出端處具有穩(wěn)健的ONE或ZERO。圖1示出實(shí)施RSX鎖存器100的一個(gè)示例。所述RSX鎖存器100接收三個(gè)輸入S、T和R并具有兩個(gè)(互補(bǔ)的)輸出Z和ZN。所述RSX鎖存器100是基于AND-NOR的并包括第一AND-NOR101和第二AND-NOR102，其中，第一AND-NOR101在它的AND輸入端處接收輸入信號(hào)S和T，第二AND-NOR102在它的AND輸入端處接收輸入信號(hào)R和T。第一AND-NOR101的輸出表示為SZ并且饋送給第二AND-NOR102的NOR輸入端。第二AND-NOR102的輸出表示為RZ并饋送給第一AND-NOR101的NOR輸入端。SZ饋送給用于輸出輸出信號(hào)Z的第一轉(zhuǎn)換器103并且RZ饋送給用于輸出輸出信號(hào)ZN的第二轉(zhuǎn)換器104。RSX鎖存器100和RS鎖存器一樣具有設(shè)置-復(fù)位(Set-Reset)功能：●RSX鎖存器100通過控制信號(hào)T、S和R(T，S，R)＝(1，1，0)以及隨后控制信號(hào)T、S和R向(0，1，0)的躍遷而設(shè)置，從而產(chǎn)生輸出狀態(tài)(本文檔來自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
一種制造數(shù)字電路的方法，所述方法包括：形成具有用于輸出輸出信號(hào)的輸出端的改型的RS主鎖存器，包括：形成實(shí)際相同的兩個(gè)場(chǎng)效應(yīng)晶體管，每個(gè)場(chǎng)效應(yīng)晶體管具有相應(yīng)的閾值電壓，其中，所形成的這兩個(gè)場(chǎng)效應(yīng)晶體管以RS鎖存器式構(gòu)造的方式彼此連接；其中，形成所述兩個(gè)場(chǎng)效應(yīng)晶體管包括將所述兩個(gè)場(chǎng)效應(yīng)晶體管的相應(yīng)的閾值電壓設(shè)定成彼此不同，以使得所述改型的RS主鎖存器響應(yīng)于RS鎖存器禁戒輸入躍遷的輸出信號(hào)具有預(yù)定義的邏輯狀態(tài)；形成具有設(shè)置輸入端和復(fù)位輸入端的RS從鎖存器；并且將所述RS從鎖存器的所述設(shè)置輸入端和所述復(fù)位輸入端連接至所述改型的RS主鎖存器的輸出端。

【技術(shù)特征摘要】
2015.10.20 US 14/887,3671.一種制造數(shù)字電路的方法，所述方法包括：形成具有用于輸出輸出信號(hào)的輸出端的改型的RS主鎖存器，包括：形成實(shí)際相同的兩個(gè)場(chǎng)效應(yīng)晶體管，每個(gè)場(chǎng)效應(yīng)晶體管具有相應(yīng)的閾值電壓，其中，所形成的這兩個(gè)場(chǎng)效應(yīng)晶體管以RS鎖存器式構(gòu)造的方式彼此連接；其中，形成所述兩個(gè)場(chǎng)效應(yīng)晶體管包括將所述兩個(gè)場(chǎng)效應(yīng)晶體管的相應(yīng)的閾值電壓設(shè)定成彼此不同，以使得所述改型的RS主鎖存器響應(yīng)于RS鎖存器禁戒輸入躍遷的輸出信號(hào)具有預(yù)定義的邏輯狀態(tài)；形成具有設(shè)置輸入端和復(fù)位輸入端的RS從鎖存器；并且將所述RS從鎖存器的所述設(shè)置輸入端和所述復(fù)位輸入端連接至所述改型的RS主鎖存器的輸出端。2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述RS鎖存器禁戒輸入躍遷是使正常的RS鎖存器具有未定義的邏輯狀態(tài)的輸入躍遷。3.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述方法還包括通過對(duì)所述場(chǎng)效應(yīng)晶體管的半導(dǎo)體區(qū)進(jìn)行相應(yīng)的摻雜來設(shè)定所述場(chǎng)效應(yīng)晶體管中的至少一個(gè)的閾值電壓。4.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述RS鎖存器禁戒輸入躍遷使得具有下述特征的RS鎖存器具有未定義的邏輯狀態(tài)：該RS鎖存器具有以RS鎖存器式構(gòu)造的方式彼此連接兩個(gè)場(chǎng)效應(yīng)晶體管，這兩個(gè)場(chǎng)效應(yīng)晶體管實(shí)際相同并具有相同的閾值電壓。5.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述方法還包括形成具有第一輸出端和第二輸出端的輸入電路，并且將所述輸入電路的所述第一輸出端連接至所述改型的RS主鎖存器的所述設(shè)置輸入端并將所述輸入電路的所述第二輸出端連接至所述改型的RS主鎖存器的復(fù)位輸入端，以使得所述輸入電路響應(yīng)于預(yù)設(shè)的輸入在所述改型的RS主鎖存器的所述設(shè)置輸入端和所述復(fù)位輸入處執(zhí)行RS鎖存器禁戒輸入躍遷。6.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述方法還包括使所述改型的RS主鎖存器形成為具有第一時(shí)鐘輸入端并且還使所述RS從鎖存器形成為具有第二時(shí)鐘輸入端，并且將所述第一時(shí)鐘輸入端和所述第二時(shí)鐘輸入端連接至共同的時(shí)鐘信號(hào)源。7.根據(jù)權(quán)利要求6所述的方法，其特征在于，所述方法還包括使所述改型的RS主鎖存器和所述RS從鎖存器構(gòu)造為能夠在不同的時(shí)鐘半周期中捕獲輸入數(shù)據(jù)。8.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述兩個(gè)場(chǎng)效應(yīng)晶體管均是n溝道場(chǎng)效應(yīng)晶體管，或者所述兩個(gè)場(chǎng)效應(yīng)晶體管均是p溝道場(chǎng)效應(yīng)晶體管。9.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述場(chǎng)效應(yīng)晶體管是MOSFET。10.根據(jù)權(quán)利要求1所述的方法，其特征在于，形成所述改型的RS主鎖存器包括形成兩個(gè)競(jìng)爭(zhēng)路徑，其中，這兩個(gè)競(jìng)爭(zhēng)路徑中的一個(gè)包括所述場(chǎng)效應(yīng)晶體管中的一個(gè)并且這兩個(gè)競(jìng)爭(zhēng)路徑中的另一個(gè)包括所述場(chǎng)效應(yīng)晶體管中的另一個(gè)。11....

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：B·甘默爾，T·屈內(nèi)蒙德，
申請(qǐng)(專利權(quán))人：英飛凌科技股份有限公司，
類型：發(fā)明
國(guó)別省市：德國(guó);DE