襯底及其制造方法技術

本發明專利技術提供了一種襯底及其制造方法，包括：提供輔助襯底和支撐襯底，所述輔助襯底上至少包括外延層及所述外延層之上的鈍化層，所述支撐襯底上至少包括掩埋介質層；將所述輔助襯底鍵合到所述支撐襯底上；去除所述輔助襯底；進行化學機械平坦化CMP直至所述外延層達到指定厚度。由于該鈍化層能有效保減小該外延層在鍵合過程中受到的損傷，避免外延層中產生大量的缺陷，提升利用該外延層制造器件的性能及可靠性。

Substrate and method of manufacturing the same

The invention provides a substrate and its manufacturing method, comprising: providing auxiliary substrate and the supporting substrate, the substrate including at least the epitaxial layer and the passivation layer on the epitaxial layer, wherein the supporting substrate includes at least the buried dielectric layer; the auxiliary substrate is bonded to the support substrate; the auxiliary substrate removal; chemical mechanical planarization CMP until the epitaxial layer reaches the specified thickness. Because the passivation layer can effectively reduce the damage caused by the epitaxial layer during the bonding process, and avoid the generation of a large number of defects in the epitaxial layer, the performance and reliability of the device can be improved by using the epitaxial layer.

【技術實現步驟摘要】

本專利技術涉及半導體制造領域，特別涉及一種襯底及其制造方法。
技術介紹
隨著集成電路產業不斷向前發展，如何減小襯底漏電流越來越成為人們研究的重點。其中，通過采用絕緣體上硅(SOI)襯底，以使形成的半導體器件位于絕緣體上，避免半導體器件與襯底之間的漏電流是公認效果最好的途徑。此外，隨著半導體器件尺寸的不斷減小，需要通過增強溝道載流子遷移率來提升器件性能，例如，通過采用硅鍺、鍺等具有高載流子遷移率的半導體材料代替硅，以增強溝道載流子遷移率。已經有人提出了在絕緣體上鍺(GOI)襯底上制造半導體器件的結構，該結構的半導體器件在運行速度等方面明顯優于SOI襯底上制造半導體器件的結構。現有技術中通常采用在半導體襯底中通過離子注入形成氧離子掩埋層，然后通過退火的方式在半導體中形成氧化物掩埋層；或者通過注入氧離子結合剝離工藝等在半導體中形成氧化物掩埋層；但是這些方法在制造過程中，容易對頂層的材料帶來損傷和引入缺陷，另外一方面由于工藝復雜導致成本高昂且效率較低，并不適用于大規模絕緣體上鍺生產中。此外，還有通過鍵合工藝在半導體襯底中形成氧化物掩埋層，通常包括：在一個硅襯底上形成半導體外延層，然后在另一個硅襯底上形成氧化物絕緣層，接著將上述兩個襯底的上表面進行鍵合，然后通過拋光或化學腐蝕的方法在半導體襯底中形成氧化物掩埋層及其上的外延層。但是通過該方法形成氧化物掩埋層的過程中，鍵合接觸面處的外延層會承受很長的高溫高壓過程，以至于產生大量的缺陷，這些缺陷會影響鍺層性能及可靠性。
技術實現思路
本專利技術提供了一種襯底及其制造方法，以解決現有技術中難以較低的成本在半導體襯底上形成高質量的氧化物掩埋層及其上半導體層的問題。本專利技術提供了一種襯底制造方法，包括：提供輔助襯底和支撐襯底，所述輔助襯底上至少包括外延層及所述外延層之上的鈍化層，所述支撐襯底上至少包括掩埋介質層；將所述輔助襯底鍵合到所述支撐襯底上；去除所述輔助襯底；進行化學機械平坦化CMP直至所述外延層達到指定厚度。優選地，所述外延層包括緩沖層、有用層。優選地，所述外延層包括：鍺層、硅鍺層、鍺錫層、三五族化合物半導體層、硅層及其疊層。優選地，所述鈍化層為高k介質層，包括以下任意一種或多種：三氧化二鋁、氧化鉿、氧化硅鉿、氧化鑭、氧化鋁鑭、氧化鋯、氧化硅鋯、氧化鉭、氧化鈦、氧化鈦鍶鋇、氧化鈦鋇、氧化鈦鍶、氧化釔、氧化鉭鈧鉛及其疊層。優選地，所述高k介質層為厚度為5-10nm的三氧化二鋁薄膜。優選地，所述輔助襯底為硅襯底，所述去除所述輔助襯底包括：對所述輔助襯底的背面進行機械研磨grinding直至所述輔助襯底的厚度小于50μm；利用稀釋的四甲基氫氧化銨TMAH溶液進行腐蝕，去除剩余的輔助襯底。優選地，所述將所述輔助襯底鍵合到所述支撐襯底上的鍵合工藝包括：腔室最大溫度范圍：200-550℃；鍵合最大壓力范圍：1-60KN；鍵合時間范圍：0.5-4小時；鍵合腔室真空度范圍：1×10-5mbar至1atm。優選地，所述鍵合工藝為：腔室最大溫度：500℃；鍵合最大壓力范圍：10-30KN；鍵合時間：2小時；鍵合腔室真空度：5×10-4mbar至1×10-5mbar。一種襯底，包括：支撐襯底；所述支撐襯底之上的掩埋介質層；所述掩埋介質層之上的鈍化層；所述鈍化層之上指定厚度的外延層。優選地，所述鈍化層為厚度為5-10nm的三氧化二鋁薄膜。一種半導體器件，包括：襯底，以及位于所述外延層處的器件結構。本專利技術提供了襯底及其制造方法，其中，提供的輔助襯底上至少包括外延層及所述外延層之上的鈍化層，該鈍化層能有效的保護所述外延層；然后將該輔助襯底鍵合至所述支撐襯底上，該支撐襯底上的掩埋介質層能阻擋外延層與所述支撐襯底之間的漏電流；接著去除該輔助襯底及多余的外延層。由于該鈍化層能有效保減小該外延層在鍵合過程中受到的損傷，避免外延層中產生大量的缺陷，提升利用該外延層制造器件的性能及可靠性。進一步地，該鈍化層為高k介質材料，高k介質材料的電流阻擋效果明顯優于二氧化硅等傳統SOI襯底中采用的氧化層的電流阻擋效果，能有效避免襯底漏電流現象。進一步地，該鈍化層為厚度為5-10nm的三氧化二鋁薄膜，三氧化二鋁相較于二氧化硅為一種高導熱材料，在半導體集成電路中，散熱的好壞直接影響器件的性能及可靠性，傳統SOI襯底中采用二氧化硅薄膜作為氧化物掩埋層，其導熱性能較差，不利于器件散熱；本專利技術采用厚度為5-10nm的三氧化二鋁薄膜既能減小所述外延層在鍵合過程中受到的損傷，同時能增強電流阻擋效果，以減小現有通過鍵合工藝在半導體襯底中形成氧化物掩埋層的厚度，便于器件散熱，提升器件的性能及可靠性。進一步地，該外延層可以為具有比硅材料的載流子遷移率高的半導體材料，例如鍺、硅鍺等材料形成的外延層，增強利用該襯底制造的器件的溝道載流子遷移率，以提升器件性能。進一步地，本專利技術提供了鍵合工藝參數，以制備出在半導體襯底上具有高質量的氧化物掩埋層及其上外延層。附圖說明為了更清楚地說明本申請實施例或現有技術中的技術方案，下面將對實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本專利技術中記載的一些實施例，對于本領域普通技術人員來講，還可以根據這些附圖獲得其他的附圖。圖1A至圖1D為現有技術中一種基于鍵合工藝的絕緣體上半導體SeOI襯底制造過程中的截面結構示意圖；圖2為根據本專利技術實施例的襯底制造方法的流程圖；圖3A至圖3G為根據本專利技術實施例一的襯底制造過程中的截面結構示意圖；圖4A至圖4G為根據本專利技術實施例二的襯底制造過程中的截面結構示意圖；圖5A至圖5F為根據本專利技術實施例三的襯底制造過程中的截面結構示意圖；圖6為利用本專利技術實施例提供的襯底制造的一種半導體器件的截面結構示意圖。具體實施方式下面詳細描述本專利技術的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本專利技術，而不能解釋為對本專利技術的限制。絕緣體上半導體(Semiconductoroninsulator，SeOI)由于在襯底中形成有氧化物掩埋層，該氧化物掩埋層能有效阻止器件與襯底之間的漏電流，改善閂鎖效應等問題。現有SeOI襯底的制造通常采用三種方法：1.采用在半導體襯底中通過離子注入形成氧離子掩埋層，然后通過退火的方式在半導體中形成氧化物掩埋層的方法，這是目前最普遍采用的方法，但是該方法由于通過離子注入的方式形成氧化物掩埋層，掩埋層的深度及厚度等參數不易控制；2.通過注入氧離子結合剝離工藝等在半導體中形成氧化物掩埋層，該方法同樣存在上述問題，且離子注入工藝成本較高；3通過鍵合工藝在半導體襯底中形成氧化物掩埋層，該方法將預先形成的氧化物層通過鍵合工藝置于襯底中，通常包括以下步驟：首先，在一個襯底上形成指定種類材料的外延層，如圖1A所示，并在另一個襯底上形成用作氧化物掩埋層的氧化物薄膜，如圖1B所示；然后，通過將上述兩個襯底的上表面進行鍵合，如圖1C所示；最終，通過拋光或化學腐蝕的方法去除具有外延層的襯底，以暴漏外延層，如圖1D所示。特別的，當所述外延層為鍺外延層時，由于外延生長的鍺層在空氣中容易吸潮。另外鍵合過程中，鍵合接觸面處的外延層會承受很本文檔來自技高網...

【技術保護點】
一種襯底制造方法，其特征在于，包括：提供輔助襯底和支撐襯底，所述輔助襯底上至少包括外延層及所述外延層之上的鈍化層，所述支撐襯底上至少包括掩埋介質層；將所述輔助襯底鍵合到所述支撐襯底上；去除所述輔助襯底；進行化學機械平坦化CMP直至所述外延層達到指定厚度。

【技術特征摘要】
1.一種襯底制造方法，其特征在于，包括：提供輔助襯底和支撐襯底，所述輔助襯底上至少包括外延層及所述外延層之上的鈍化層，所述支撐襯底上至少包括掩埋介質層；將所述輔助襯底鍵合到所述支撐襯底上；去除所述輔助襯底；進行化學機械平坦化CMP直至所述外延層達到指定厚度。2.根據權利要求1所述的方法，其特征在于，所述外延層包括緩沖層、有用層。3.根據權利要求1所述的方法，其特征在于，所述外延層包括：鍺層、硅鍺層、鍺錫層、三五族化合物半導體層、硅層及其疊層。4.根據權利要求1所述的方法，其特征在于，所述鈍化層為高k介質層，包括以下任意一種或多種：三氧化二鋁、氧化鉿、氧化硅鉿、氧化鑭、氧化鋁鑭、氧化鋯、氧化硅鋯、氧化鉭、氧化鈦、氧化鈦鍶鋇、氧化鈦鋇、氧化鈦鍶、氧化釔、氧化鉭鈧鉛及其疊層。5.根據權利要求4所述的方法，其特征在于，所述高k介質層為厚度為5-10nm的三氧化二鋁薄膜。6.根據權利要求1所述的方法，其特征在于，所述輔助襯底為硅襯底，所述去除所述輔助襯底包括：對所述輔助襯底的背面進...

【專利技術屬性】
技術研發人員：王桂磊，亨利·H·阿達姆松，羅軍，李俊峰，趙超，
申請(專利權)人：中國科學院微電子研究所，
類型：發明
國別省市：北京;11