神經元突觸電路及神經元電路制造技術

本實用新型專利技術公開了一種神經元突觸電路及神經元電路，其中神經元突觸電路包括：充電電路，放電電路，以及分別與所述充電電路和所述放電電路連接的MOS電容；所述充電電路和所述放電電路均由多個MOS器件構成，且接入突觸前神經元產生的脈沖序列和突觸后神經元產生的脈沖序列；所述充電電路被構造為在突觸前神經元產生的脈沖序列比突觸后神經元產生的脈沖序列先到達時，通過對所述MOS電容進行充電輸出使突觸權值增加的模擬電壓；所述放電電路被構造為在突觸前神經元產生的脈沖序列比突觸后神經元產生的脈沖序列后到達時，通過對所述MOS電容進行放電輸出使突觸權值減小的模擬電壓。本實用新型專利技術可以減少電路功耗，并提高集成度。

Neuron synapse circuit and neuron circuit

The utility model discloses a synaptic and neuronal circuit circuit, the synapse circuit comprises a charging circuit, a discharge circuit, and is respectively connected with the charging circuit and the discharge circuit of MOS capacitor connected; the charging circuit and the discharge circuit is composed of a plurality of MOS devices, and access to the presynaptic neuron the pulse sequence and the postsynaptic neuron to generate pulse sequence; the charging circuit is configured to generate pulse sequence in the presynaptic neurons generate synaptic than pulse sequence after the first arrived, the analog voltage for charging the output to increase synaptic weights of the MOS capacitor; the discharge circuit is configured to pulse sequences generated in the presynaptic neurons than postsynaptic neurons produce pulse sequence after arrival, according to the MOS discharge capacity Analog voltage with reduced synaptic power output. The utility model can reduce the power consumption of the circuit and improve the integration degree.

【技術實現步驟摘要】

本技術涉及人工神經網絡
，尤其涉及神經元突觸電路及神經元電路。
技術介紹
人體大腦有數億神經元，而突觸數目更加龐大。因此功耗和集成度是類腦神經芯片最為關注的兩個因素。類腦神經芯片無論是從計算速度，學習機制還是功耗，被科學家認為是下一代最有前景技術。由于數字存儲技術已經非常成熟，其存儲的權值精度高，數據可靠，技術成熟，設計規范，因此在很多方案中突觸及神經元電路都是用數字方法實現的。然而，隨著人工神經網絡的研究深入，傳統的采用數字電路實現神經網絡算法的缺點越來越明顯。現階段，用以實現所需的乘法和加法運算和非線性變換所需的神經元突觸電路規模龐大，功耗和體積巨大，而且在模擬神經網絡中需要將突觸權值在數字和模擬之間不斷地轉換，需要大量的D/A和A/D轉換器，更是極大地增加了電路的功耗，難以適應發展的需要。
技術實現思路
本技術實施例提供一種神經元突觸電路，用以減少神經元突觸電路的功耗，并提高集成度，該神經元突觸電路包括：充電電路，放電電路，以及分別與所述充電電路和所述放電電路連接的MOS電容；所述充電電路和所述放電電路均由多個MOS器件構成，且接入突觸前神經元產生的脈沖序列和突觸后神經元產生的脈沖序列；所述充電電路被構造為在突觸前神經元產生的脈沖序列比突觸后神經元產生的脈沖序列先到達時，通過對所述MOS電容進行充電輸出使突觸權值增加的模擬電壓；所述放電電路被構造為在突觸前神經元產生的脈沖序列比突觸后神經元產生的脈沖序列后到達時，通過對所述MOS電容進行放電輸出使突觸權值減小的模擬電壓。本技術實施例還提供一種神經元電路，用以減少神經元電路的功耗，并提高集成度，該神經元電路包括：突觸前神經元，突觸后神經元，上述的神經元突觸電路，電壓電流轉換電路；所述突觸前神經元輸出端與所述神經元突觸電路第一輸入端和所述電壓電流轉換電路第一輸入端連接；所述突觸后神經元輸出端與所述神經元突觸電路第二輸入端連接；所述神經元突觸電路輸出端與所述電壓電流轉換電路第二輸入端連接；所述電壓電流轉換電路輸出端與所述突觸后神經元輸入端連接；所述電壓電流轉換電路用于將所述神經元突觸電路輸出的模擬電壓轉換為相應的電流刺激注入到所述突觸后神經元。本技術實施例采用模擬電路實現神經元突觸電路，相對于現有數字電路方式而言，結構簡單、功耗低、運算速度快，能顯著提高神經網絡的運算效率；本技術實施例的神經元突觸電路可以將突觸前神經元的脈沖與突觸后神經元的脈沖進行比較，實現基于脈沖時間依賴可塑性(Spike-Timing-DependentPlasticity，STDP)的神經傳導學習機制。本技術實施例的神經元電路，也因采用上述神經元突觸電路，減少了電路功耗，提高了集成度。附圖說明為了更清楚地說明本技術實施例中的技術方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本技術的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。在附圖中：圖1為本技術實施例中神經元突觸電路的具體實例圖；圖2為本技術實施例中神經元電路的結構示意圖。具體實施方式為使本技術實施例的目的、技術方案和優點更加清楚明白，下面結合附圖對本技術實施例做進一步詳細說明。在此，本技術的示意性實施例及其說明用于解釋本技術，但并不作為對本技術的限定。專利技術人考慮到，如果采用模擬電路實現神經元突觸電路，則相對于現有數字電路方式，結構簡單、功耗低、運算速度快，能顯著提高神經網絡的運算效率。因此，在本技術實施例中將模擬突觸電路作為模擬神經網絡的基本單元之一。在本技術實施例中，同一個突觸連接的兩個神經元分別稱為突觸前神經元(PresynapticNeuron)和突觸后神經元(PostsynapticNeuron)。神經元突觸電路決定著突觸前神經元和突觸后神經元之間的信號傳遞機制，本技術實施例的神經元突觸電路利用模擬電路實現突觸前神經元和突觸后神經元之間的STDP傳導機制。STDP傳導機制是指：如果神經元在接收到其它神經元傳遞的信息之后自身產生活動，則兩神經元之間的聯系會加強，即突觸權值會增加；如果神經元在接收到其它神經元傳遞信息之前自身已經產生活動，則兩神經元的連接會減弱，即突觸權值會減小。本技術實施例中的神經元突觸電路可以包括：充電電路，放電電路，以及分別與充電電路和放電電路連接的MOS電容；充電電路和放電電路均由多個MOS器件構成，且接入突觸前神經元產生的脈沖序列和突觸后神經元產生的脈沖序列；充電電路被構造為在突觸前神經元產生的脈沖序列比突觸后神經元產生的脈沖序列先到達時，通過對MOS電容進行充電輸出使突觸權值增加的模擬電壓；放電電路被構造為在突觸前神經元產生的脈沖序列比突觸后神經元產生的脈沖序列后到達時，通過對MOS電容進行放電輸出使突觸權值減小的模擬電壓。由上述實施例可知，本技術實施例的神經元突觸電路可以在神經元類腦芯片中用于實現權值存儲。該神經元突觸電路可以將突觸前神經元的脈沖序列與突觸后神經元的脈沖序列進行比較，實現基于STDP的神經傳導學習機制。該神經元突觸電路采用模擬MOS(MetalOxideSemiconductor，金屬氧化物半導體)器件實現。在具體的實例中，上述多個MOS器件均工作在亞閾值區域，這樣可以降低導通電流和工作電壓，進一步減小功耗。在功耗方面，當晶體管工作在亞閾值區域，工作在該區域的晶體管工作電流小，工作電壓也小，例如可以使神經元突觸電路的工作電壓低到0.6V，極大地減小功耗。在具體的實例中，上述MOS電容可以是由NMOS器件漏極與源極短接而形成。當然，本領域技術人員容易理解，也可以根據實際需求采用其它方式形成上述MOS電容。在具體的實例中，充電電路可以包括至少一對由兩個MOS器件構成的電流鏡，用于控制為MOS電容充電的電流大小；和/或，放電電路可以包括至少一對由兩個MOS器件構成的電流鏡，用于控制為MOS電容放電的電流大小。下面結合圖1的示例說明本技術實施例的神經元突觸電路的具體實施。當然，本領域技術人員容易理解，圖1所示的具體電路結構僅為實現本技術實施例神經元突觸電路的一個具體實例，在具體實施時完全可以將電路中的部分或全部結構單元進行變形，例如可以通過增加或增少晶體管來實現相同的功能，進一步的，比如對于充電電路或放電電路中的電流鏡、或MOS電容進行結構上的重新設計，而保持電路的實現原理相同。如圖1所示，本例的神經元突觸電路由MOS器件組成，其中的充電電路包括：第一MOS器件M1、第二MOS器件M2、第三MOS器件M3、第四MOS器件M4和第五MOS器件M5；放電電路包括：第六MOS器件M6、第七MOS器件M7、第八MOS器件M8、第九MOS器件M9和第十MOS器件M10；這些MOS器件均工作在亞閾值區域，以降低導通電流和工作電壓。其中第一MOS器件M1、第四MOS器件M4、第五MOS器件M5、第八MOS器件M8和第九MOS器件M9為PMOS器件，在低電平時導通；第二MOS器件M2、第三MOS器件M3、第六MOS器件M6、第七MOS器件M7和第十MOS器件M10為NMOS器件，在高電平本文檔來自技高網...

【技術保護點】
一種神經元突觸電路，其特征在于，包括充電電路，放電電路，以及分別與所述充電電路和所述放電電路連接的MOS電容；所述充電電路和所述放電電路均由多個MOS器件構成，且接入突觸前神經元產生的脈沖序列和突觸后神經元產生的脈沖序列；所述充電電路被構造為在突觸前神經元產生的脈沖序列比突觸后神經元產生的脈沖序列先到達時，通過對所述MOS電容進行充電輸出使突觸權值增加的模擬電壓；所述放電電路被構造為在突觸前神經元產生的脈沖序列比突觸后神經元產生的脈沖序列后到達時，通過對所述MOS電容進行放電輸出使突觸權值減小的模擬電壓。

【技術特征摘要】
1.一種神經元突觸電路，其特征在于，包括充電電路，放電電路，以及分別與所述充電電路和所述放電電路連接的MOS電容；所述充電電路和所述放電電路均由多個MOS器件構成，且接入突觸前神經元產生的脈沖序列和突觸后神經元產生的脈沖序列；所述充電電路被構造為在突觸前神經元產生的脈沖序列比突觸后神經元產生的脈沖序列先到達時，通過對所述MOS電容進行充電輸出使突觸權值增加的模擬電壓；所述放電電路被構造為在突觸前神經元產生的脈沖序列比突觸后神經元產生的脈沖序列后到達時，通過對所述MOS電容進行放電輸出使突觸權值減小的模擬電壓。2.如權利要求1所述的神經元突觸電路，其特征在于，所述多個MOS器件均工作在亞閾值區域。3.如權利要求1所述的神經元突觸電路，其特征在于，所述MOS電容是由NMOS器件漏極與源極短接而形成。4.如權利要求1所述的神經元突觸電路，其特征在于，所述充電電路包括至少一對由兩個MOS器件構成的電流鏡，用于控制為所述MOS電容充電的電流大小；和/或，所述放電電路包括至少一對由兩個MOS器件構成的電流鏡，用于控制為所述MOS電容放電的電流大小。5.如權利要求1至4任一項所述的神經元突觸電路，其特征在于，所述充電電路包括：第一MOS器件M1、第二MOS器件M2、第三MOS器件M3、第四MOS器件M4和第五MOS器件M5；所述放電電路包括：第六MOS器件M6、第七MOS器件M7、第八MOS器件M8、第九MOS器件M9和第十MOS器件M10；其中第一MOS器件M1、第四MOS器件M4、第五MOS器件M5、第八MOS器件M8和第九MOS器件M9為PMOS器件；第二MOS器件M2、第三MOS器件M3、第六MOS器件M6、第七MOS器件M7和第十MOS器件M10為NMOS器件；第一MOS器件M1源極接入輸入電壓VDD，并分別連接第四MOS器件M4源極和第八MOS器件M8源極；第一MOS器件M1漏極連接第二MOS器件M2漏極，并與第一MOS器件M1柵極短接；第一MOS器件M1柵極還連接第四MOS器件M4...

【專利技術屬性】
技術研發人員：張金勇，孫宏偉，王磊，
申請(專利權)人：中國科學院深圳先進技術研究院，
類型：新型
國別省市：廣東;44