一種半導體存儲器及其制作方法技術

本發明專利技術實施例公開了一種半導體存儲器及其制作方法，所述半導體存儲器包括自下而上依次堆疊的至少兩個存儲芯片組，上下相鄰的兩個所述存儲芯片組的重布線層通過層間導電柱電連接，且位于最下方的存儲芯片組的重布線層與對外連接凸塊電連接；所述存儲芯片組包括依次堆疊的至少兩個存儲芯片，以及位于所述至少兩個存儲芯片下方的復合絕緣層，所述至少兩個存儲芯片包封為一體結構，所述重布線層設置在所述復合絕緣層中，所述至少兩個存儲芯片的層內導電柱錯開預設角度，以分別與所述重布線層電連接。本發明專利技術實現了半導體存儲器的大容量和高集成度，并且有效提高了存儲器的堆疊效率，降低了堆疊難度。

Semiconductor memory and manufacturing method thereof

The embodiment of the invention discloses a semiconductor memory device and manufacturing method thereof, wherein the semiconductor memory includes at least two stacked from bottom to top memory chip group, on the two adjacent the re routing memory chip group layer by layer connection between the conductive column and a heavy electrical wiring layer of memory chips were the most the bottom and external connection bumps are electrically connected; the memory chip group includes at least two memory chips are stacked, and located in the bottom of at least two memory chip composite insulating layer, wherein at least two memory chip encapsulation structure as a whole, the re wiring layer in the composite insulation layer, the at least two memory chip layer conductive column in staggered preset angle, respectively with the re wiring layer is electrically connected. The invention realizes the large capacity and the high integration degree of the semiconductor memory, and effectively improves the stacking efficiency of the memory and reduces the stacking difficulty.

【技術實現步驟摘要】

本專利技術實施例涉及半導體
，尤其涉及一種半導體存儲器及其制作方法。
技術介紹
為了實現存儲器的大容量、高集成度和高性能，可以采用存儲芯片堆疊的方式。目前芯片堆疊的方式主要有兩種：一種是存儲芯片以錯位式的方式一個接一個地堆疊上去，再用金屬引線鍵合一階一階地把各個芯片電連接在一起。采用錯位式結構的目的是為了實施金屬引線鍵合。另一種是把存儲芯片垂直地疊在一起，用硅通孔(ThroughSiliconVia，TSV)來實現各堆疊存儲芯片間電信號連接。這兩種方法，都有較顯著的缺陷：芯片錯位式堆疊加引線鍵合，隨著堆疊的芯片數增加，不僅造成封裝體尺寸較大，而且電信號延遲增長；而基于硅通孔技術的堆疊，不僅工藝復雜昂貴，而且用于大規模制造硅通孔芯片的供應鏈仍未完全形成。這兩種堆疊技術還有兩個共同的低效率特征：1)堆疊封裝體的制作，都是以單顆形式完成的；2)電性能和功能測試，亦是以單顆形式來進行。這些缺陷，使得現有大容量存儲器制造技術越來越難于滿足半導體技術的發展和微電子器件制造的趨勢——更高性能，更小的形狀系數(formfactor)，更低的成本。扇出型晶圓級技術(FOWLP)可以實現存儲芯片的堆疊，從而作為大容量存儲器制造的解決方案。但目前FOWLP技術是二維的，難以在具有多存儲單元的高端存儲器裝置的制造上得到應用。美國專利US2005/0124093A1(Wen-KunYang等)介紹了二維的扇出型晶圓級封裝技術。如圖1所示，100為載板；110為芯片；130和130a為重布線層(RDL)；148為芯片層間電互連；120，122，132，120a和132a為介電質；136為對外連接終端(錫球)。美國專利US2009/0014876A1(Cheul-JoongYoun等)提出了基于芯片堆疊扇出型晶圓級技術實現存儲裝置三維集成的方法，如圖2所示，104，110，132和142為芯片；106，112，134和144為絕緣介電質；108，118，136和146為芯片層間電互連；116為最外層RDL；120為對外連接終端(錫球)。該專利提出的方法是一理想化，在工程上難以實現的概念。因為：1)若用塑封材料填充芯片間空隙，金屬重布線層(RDL)無法直接沉積在塑封材料上；2)采用旋涂介電材料，難以做到與芯片表面齊平；3)芯片主動面金屬焊盤的防止有機物污染問題等。而且，根據該專利介紹的基本方法，堆疊4層以上芯片是難以實現的。美國專利US8872350B2(ShigenorlSawachi等)介紹了兩種填充存儲芯片間空隙并形成芯片層間電連接通道方法。如圖3所示，1為散熱片(亦是載板)；2為芯片；6為RDL；9為芯片層間電互連；4為絕緣介電質；13為對外連接終端(錫球)。第一種方法是塑封后激光鉆孔。該方法對普通半導體芯片封裝可以實施，但不能用于用16nm(或以下)工藝制造的高端存儲芯片，因為這類高端存儲芯片的節距在50μm左右，激光鉆孔不能施用于具有這么小節距的芯片；第二種方法將是一很困難的(深度盲孔填充)，且昂貴的(因采用很厚的光敏介電質(100μm左右)作為芯片間填充材料)制造技術。該專利提供的方法制造成本高，且難以實現大規模量產。因此，目前在大容量存儲器堆疊技術上存在的缺陷是：堆疊效率低、多層堆疊技術難以實現，以及難以大規模量產。
技術實現思路
有鑒于此，本專利技術實施例提供一種半導體存儲器及其制作方法，以解決現有技術中半導體存儲器件堆疊效率低、多層堆疊技術難以實現，以及難以大規模量產的技術問題。第一方面，本專利技術實施例提供了一種半導體存儲器，包括：自下而上依次堆疊的至少兩個存儲芯片組，上下相鄰的兩個所述存儲芯片組的重布線層通過層間導電柱電連接，且位于最下方的存儲芯片組的重布線層與對外連接凸塊電連接；所述存儲芯片組包括依次堆疊的至少兩個存儲芯片，以及位于所述至少兩個存儲芯片下方的復合絕緣層，所述至少兩個存儲芯片包封為一體結構，所述重布線層設置在所述復合絕緣層中，所述至少兩個存儲芯片的層內導電柱錯開預設角度，以分別與所述重布線層電連接。第二方面，本專利技術實施例還提供了一種半導體存儲器的制作方法，包括：在載板自下而上依次制作至少兩個存儲芯片組，以及制作層間導電柱，所述層間導電柱分別與上下相鄰的兩個所述存儲芯片組的重布線層電連接,且位于最上方的存儲芯片組的重布線層與對外連接凸塊電連接；其中在制作任一存儲芯片組時，包括如下步驟：將所述至少兩個存儲芯片依次堆疊，所述至少兩個存儲芯片的層內導電柱錯開預設角度；將所述至少兩個存儲芯片包封為一體結構，且將所述層內導電柱露出；在所述一體結構上方形成復合絕緣層，所述復合絕緣層中形成有重布線層，所述重布線層與所述層內導電柱電連接。本專利技術實施例提供的半導體存儲器及其制作方法，通過將至少兩個存儲芯片依次堆疊組成存儲芯片組，其中至少兩個存儲芯片的層內導電柱錯開預設角度，分別與重布線層電連接；并將至少兩個存儲芯片組依次堆疊組成存儲器，其中上下相鄰的兩個存儲芯片組的重布線層通過層間導電柱電連接，實現了存儲器的大容量和高集成度，有效提高了存儲器的堆疊效率，并且降低了堆疊難度。附圖說明圖1為現有技術提供的二維扇出型晶圓級封裝技術的存儲器的結構示意圖；圖2為現有技術提供的基于芯片堆疊扇出型晶圓級技術的存儲器的結構示意圖；圖3為現有技術提供的第三種存儲器的結構示意圖；圖4本專利技術實施例提供的一種半導體存儲器的剖面結構示意圖；圖5為本專利技術實施例提供的一種半導體存儲器的載板的俯視示意圖及在載板上涂覆臨時鍵合膠的剖面結構示意圖；圖6為本專利技術實施例提供的一種在存儲器晶圓上形成第一存儲芯片的俯視示意圖和剖面結構示意圖；圖7為本專利技術實施例提供的一種在存儲器晶圓上形成第二存儲芯片的俯視示意圖和剖面結構示意圖；圖8a為本專利技術實施例提供的切割存儲器晶圓形成多個第一存儲芯片的剖面結構示意圖；圖8b為本專利技術實施例提供的切割存儲器晶圓形成多個第二存儲芯片的剖面結構示意圖；圖9a、圖9b和圖9c為本專利技術實施例提供的在載板上制作第一存儲芯片和第二存儲芯片的結構示意圖；圖10為本專利技術實施例提供的對形成有第一存儲芯片和第二存儲芯片的載板進行固封，形成固封層的剖面結構示意圖；圖11為本專利技術實施例提供的對固封層進行減薄的剖面結構示意圖；圖12為本專利技術實施例提供的在固封層上形成下部絕緣層的剖面結構示意圖；圖13為本專利技術實施例提供的在下部絕緣層上形成重布線層的剖面結構示意圖；圖14為本專利技術實施例提供的在重布線層上形成上部絕緣層的剖面結構示意圖；圖15為本專利技術實施例提供的形成層間導電柱的剖面結構示意圖；圖16為本專利技術實施例提供的在層間導電柱之間制備一體結構的剖面結構示意圖；圖17為本專利技術實施例提供的對第二層存儲芯片組進行固封，形成固封層的剖面結構示意圖；圖18為本專利技術實施例提供的對第二層存儲芯片的固封層進行減薄的剖面結構示意圖；圖19為本專利技術實施例提供的形成第二層存儲芯片組的下部絕緣層的剖面結構示意圖；圖20為本專利技術實施例提供的形成第二層存儲芯片組的重布線層和上部絕緣層的剖面結構示意圖；圖21為本專利技術實施例提供的形成層間導電柱的剖面結構示意圖；圖22為本專利技術實施例提供的形成四個存儲芯片組的剖面結構示意圖；圖23為本專利技術實施例提供的在復合絕緣層上制作對外連本文檔來自技高網...

【技術保護點】
一種半導體存儲器，其特征在于，包括自下而上依次堆疊的至少兩個存儲芯片組，上下相鄰的兩個所述存儲芯片組的重布線層通過層間導電柱電連接，且位于最下方的存儲芯片組的重布線層與對外連接凸塊電連接；所述存儲芯片組包括依次堆疊的至少兩個存儲芯片，以及位于所述至少兩個存儲芯片下方的復合絕緣層，所述至少兩個存儲芯片包封為一體結構，所述重布線層設置在所述復合絕緣層中，所述至少兩個存儲芯片的層內導電柱錯開預設角度，以分別與所述重布線層電連接。

【技術特征摘要】
1.一種半導體存儲器，其特征在于，包括自下而上依次堆疊的至少兩個存儲芯片組，上下相鄰的兩個所述存儲芯片組的重布線層通過層間導電柱電連接，且位于最下方的存儲芯片組的重布線層與對外連接凸塊電連接；所述存儲芯片組包括依次堆疊的至少兩個存儲芯片，以及位于所述至少兩個存儲芯片下方的復合絕緣層，所述至少兩個存儲芯片包封為一體結構，所述重布線層設置在所述復合絕緣層中，所述至少兩個存儲芯片的層內導電柱錯開預設角度，以分別與所述重布線層電連接。2.根據權利要求1所述的半導體存儲器，其特征在于，所述至少兩個存儲芯片的主動面的朝向相同，且所述主動面上設置有焊盤，所述焊盤與所述層內導電柱電連接。3.根據權利要求1所述的半導體存儲器，其特征在于，每個所述存儲芯片組包括二個、三個或四個存儲芯片。4.根據權利要求3所述的半導體存儲器，其特征在于，所述存儲芯片組內的至少兩個存儲芯片的層內導電柱錯開90°或180°。5.根據權利要求1所述的半導體存儲器，其特征在于，所述復合絕緣層包括上部絕緣層和下部絕緣層，以及位于所述上部絕緣層和下部絕緣層之間的重布線層，所述層內導電柱通過下部絕緣層中的第一通孔與所述重布線層電連接，所述重布線層通過上部絕緣層中的第二通孔與所述層間導電柱電連接。6.根據權利要求5所述的半導體存儲器，其特征在于，所述上部絕緣層和所述下部絕緣層為有機光敏材料制成...

【專利技術屬性】
技術研發人員：陸原，陳峰，
申請(專利權)人：華進半導體封裝先導技術研發中心有限公司，
類型：發明
國別省市：江蘇;32