一種加法器的打包布局方法技術(shù)

本發(fā)明專利技術(shù)涉及一種加法器的打包布局方法，該方法包括：識(shí)別出用戶設(shè)計(jì)中加法器和其它可打包模塊的設(shè)計(jì)模式；然后將所述加法器和其它可打包模塊打包成一個(gè)宏模塊；將所述宏模塊放置在一個(gè)有快速物理連線的邏輯單元里面。本發(fā)明專利技術(shù)能夠根據(jù)芯片的固有快線資源，通過一種使用模式對(duì)用戶的設(shè)計(jì)模式進(jìn)行匹配；匹配后，減少加法器和其它模塊使用的布線資源，布線資源使用減少的同時(shí)也降低了延時(shí)。

Packing layout method of adder

Packing arrangement of the invention relates to a method of adder, the method includes: identifying the user in the design of adder and other packing module design mode; then the adder and other packing module packaged into a macro module; the macro module is placed in a fast physical connection inside logic unit. According to the invention can express the inherent resources of the chip, matching a pattern to the user through; matching, reduce the wiring and other resources adder module use, and wiring resource use reduction also reduces the delay.

【技術(shù)實(shí)現(xiàn)步驟摘要】

本專利技術(shù)涉及集成電路
，尤其涉及一種加法器的打包布局方法。
技術(shù)介紹
目前，在現(xiàn)場(chǎng)可編程邏輯門陣列(FieldProgrammableGateArray,FPGA)應(yīng)用中，要求集成電路具有可編程或可配置的互連網(wǎng)絡(luò)，邏輯門通過可配置的互連網(wǎng)絡(luò)而彼此連接。作為獨(dú)立芯片或系統(tǒng)中核心部分起作用的FPGA已經(jīng)廣泛被應(yīng)用于大量微電子設(shè)備中。廣義的FPGA的邏輯門的定義，不單指簡單的與非門，也指具有可配置功能的組合邏輯與時(shí)序邏輯的邏輯單元或由多個(gè)邏輯單元互連而組成的邏輯塊。在芯片硬件上有短距離的物理連線，延時(shí)短，屬于皮秒級(jí)別，一般是10ps以內(nèi)。短距離的快速物理連線，可以提高物理性能，提高繞線資源的可布性。如果使用這些快速物理連線，一般是把這些物理連線的時(shí)間延遲存入數(shù)據(jù)文件，通過優(yōu)化算法自動(dòng)尋找最優(yōu)解。但是由于算法的局限性，往往不能找到所有的最優(yōu)解。目前工業(yè)界還沒有提出很好的能夠保證解決根據(jù)芯片固有的快線資源，提取一種使用模式對(duì)用戶的設(shè)計(jì)模式進(jìn)行匹配的問題。
技術(shù)實(shí)現(xiàn)思路
本專利技術(shù)的目的是提供一種加法器的打包布局方法，該方法能夠根據(jù)芯片的固有快線資源，通過一種使用模式對(duì)用戶的設(shè)計(jì)模式進(jìn)行匹配。匹配后，減少加法器和其它模塊使用的布線資源，布線資源使用減少的同時(shí)也降低了延時(shí)。為實(shí)現(xiàn)上述目的，本專利技術(shù)提供了一種加法器的打包布局方法，該方法包括：識(shí)別出用戶設(shè)計(jì)中加法器和其它可打包模塊的設(shè)計(jì)模式；然后將所述加法器和其它可打包模塊打包成一個(gè)宏模塊；將所述宏模塊放置在一個(gè)有快速物理連線的邏輯單元里面。優(yōu)選地，識(shí)別出用戶設(shè)計(jì)中加法器和其它可打包模塊的設(shè)計(jì)模式步驟包括：對(duì)用戶<br>網(wǎng)表中每個(gè)加法器的驅(qū)動(dòng)端口的連線進(jìn)行遍歷；判斷該驅(qū)動(dòng)端口連線驅(qū)動(dòng)的模塊是否為可移動(dòng)模塊；若該驅(qū)動(dòng)端口連線驅(qū)動(dòng)的模塊為可移動(dòng)模塊，再判斷模塊類型是否為可優(yōu)化性能和可布性的模塊；若模塊的類型為可優(yōu)化性能和可布性的模塊，識(shí)別出用戶設(shè)計(jì)中加法器和其它可打包模塊的設(shè)計(jì)模式。優(yōu)選地，判斷該驅(qū)動(dòng)端口連線驅(qū)動(dòng)的模塊是否為可移動(dòng)模塊步驟包括：若該驅(qū)動(dòng)端口連線驅(qū)動(dòng)的模塊是寄存器時(shí)，所述模塊為可移動(dòng)的模塊。優(yōu)選地，判斷該模塊類型是否為可優(yōu)化性能和可布性的模塊步驟包括：若加法器和模塊之間有直接的連線，也就是存在兩端線網(wǎng)，該模塊的類型為可優(yōu)化性能和可布性的模塊。優(yōu)選地，對(duì)該宏模塊進(jìn)行整體的優(yōu)化操作，在優(yōu)化操作的過程中不能破壞該宏模塊的整體性。優(yōu)選地，在進(jìn)行加法器布局過程中，滿足具體設(shè)計(jì)需求的基礎(chǔ)上，將宏模塊放置在一個(gè)有快速物理連線的邏輯單元里。本專利技術(shù)能夠根據(jù)芯片的固有快線資源，通過一種使用模式對(duì)用戶的設(shè)計(jì)模式進(jìn)行匹配。匹配后，減少加法器和其它模塊使用的布線資源，布線資源使用減少的同時(shí)也降低了延時(shí)。附圖說明為了更清楚地說明本專利技術(shù)實(shí)施例的技術(shù)方案，下面將對(duì)實(shí)施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本專利技術(shù)的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖1為本專利技術(shù)實(shí)施例提供的一種加法器的打包布局方法的流程示意圖；圖2為本專利技術(shù)實(shí)施例提供的一種基本邏輯單元示意圖；圖3為本專利技術(shù)實(shí)施提供的一種基本邏輯單元內(nèi)部的加法器和寄存器的示意圖；圖4為本專利技術(shù)實(shí)施例提供的一種宏模塊整體移動(dòng)示意圖；圖5為本專利技術(shù)實(shí)施例提供的又一種加法器的打包布局方法的流程示意圖。具體實(shí)施方式為使本專利技術(shù)實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合本專利技術(shù)實(shí)施例中的附圖，對(duì)本專利技術(shù)實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例是本專利技術(shù)一部分實(shí)施例，而不是全部的實(shí)施例。本專利技術(shù)實(shí)施例提供一種加法器的打包布局方法，該方法能夠根據(jù)芯片的固有快線資源，通過一種使用模式對(duì)用戶的設(shè)計(jì)模式進(jìn)行匹配。匹配后，減少加法器和其它模塊使用的布線資源，布線資源使用減少的同時(shí)也降低了延時(shí)。圖1為本專利技術(shù)實(shí)施例提供的一種加法器的打包布局方法的流程示意圖。如圖1所示，一種加法器的打包布局方法，該方法包括步驟S101-S103：步驟S101:識(shí)別出用戶設(shè)計(jì)中加法器和其它可打包模塊的設(shè)計(jì)模式；步驟S102：然后將所述加法器和其它可打包模塊打包成一個(gè)宏模塊；步驟S103：將所述宏模塊放置在一個(gè)有快速物理連線的邏輯單元里面。具體地，識(shí)別出用戶設(shè)計(jì)中加法器和其它可打包模塊的設(shè)計(jì)模式步驟包括：對(duì)用戶網(wǎng)表中每個(gè)加法器的驅(qū)動(dòng)端口的連線進(jìn)行遍歷；判斷該驅(qū)動(dòng)端口連線驅(qū)動(dòng)的模塊是否為可移動(dòng)模塊；若該驅(qū)動(dòng)端口連線驅(qū)動(dòng)的模塊為可移動(dòng)模塊，再判斷模塊類型是否為可優(yōu)化性能和可布性的模塊；若模塊的類型為可優(yōu)化性能和可布性的模塊，識(shí)別出用戶設(shè)計(jì)中加法器和其它可打包模塊的設(shè)計(jì)模式。具體地，判斷該驅(qū)動(dòng)端口連線驅(qū)動(dòng)的模塊是否為可移動(dòng)模塊步驟包括：若該驅(qū)動(dòng)端口連線驅(qū)動(dòng)的模塊是寄存器時(shí)，所述模塊為可移動(dòng)的模塊。具體地，判斷該模塊類型是否為可優(yōu)化性能和可布性的模塊步驟包括：若加法器和模塊之間有直接的連線，也就是存在兩端線網(wǎng)，該模塊的類型為可優(yōu)化性能和可布性的模塊。具體地，對(duì)該宏模塊進(jìn)行整體的優(yōu)化操作，在優(yōu)化操作的過程中不能破壞該宏模塊的整體性。具體地，在進(jìn)行加法器布局過程中，滿足具體設(shè)計(jì)需求的基礎(chǔ)上，將宏模塊放置在一個(gè)有快速物理連線的邏輯單元里。本專利技術(shù)能夠根據(jù)芯片的固有快線資源，通過一種使用模式對(duì)用戶的設(shè)計(jì)模式進(jìn)行匹配；匹配后，減少加法器和其它模塊使用的布線資源，布線資源使用減少的同時(shí)也降低了延時(shí)。圖2為本專利技術(shù)實(shí)施例提供的一種基本邏輯單元示意圖。如圖2所示，CME-C1型號(hào)的現(xiàn)場(chǎng)可編程邏輯門陣列(FieldProgrammableGateArray,FPGA)的架構(gòu)中，一個(gè)基本邏輯單元的示意圖。一個(gè)基本邏輯單元(LogicElement,LE)包括4個(gè)基本的可編程邏輯片(LP，LogicParcel)，也就是LP0、LP1、LP2、LP3。一個(gè)基本的邏輯片包括2個(gè)6輸入的查找表(Lookuptable-LUT)、2個(gè)加法器(Adder-ADD)、4個(gè)寄存器(Register-Reg)。如圖所示，在芯片的基本邏輯單元中，加法器與寄存器之間本身就有一條快速物理連線。在識(shí)別用戶的設(shè)計(jì)中，若出現(xiàn)加法器和其它可打包模塊的設(shè)計(jì)模式；然后將加法器和其它可打包模塊打包成一個(gè)宏模塊；最后將該宏模塊放在如圖所示的邏輯片LP中，成為一個(gè)整體。在用戶的設(shè)計(jì)之中，加法器ADD可能與查找表LUT模塊、輸入輸出IO(InputOutput)模塊、嵌入式存儲(chǔ)模塊EMB(Embeddedstorage)、數(shù)字聲音處理器DSP(Digitalsoundfieldprocessor)模塊等模塊相連，該模塊在此不一一列舉。在本專利技術(shù)實(shí)施例中，需要識(shí)別用戶設(shè)計(jì)中加法器ADD與寄存器Reg相連的連線模式。圖3為本專利技術(shù)實(shí)施提供的一種基本邏輯單元內(nèi)部的加法器和寄存器的示意圖。如圖3所示，加法器ADD的S(sum)端口通過快速物理線路與寄存器Reg相連，加法器通過連線，數(shù)據(jù)輸入到寄存器Reg，進(jìn)而驅(qū)動(dòng)寄存器Reg。在電子線路設(shè)計(jì)中，綜合工具根據(jù)用戶設(shè)計(jì)輸入的硬件描述語言(Verilog或者VHDL)，將用戶設(shè)計(jì)轉(zhuǎn)換為網(wǎng)表(netlist)，利用網(wǎng)表來描述電路元件相互之間連接關(guān)系。用戶網(wǎng)表包括用戶設(shè)計(jì)的各個(gè)邏輯單元、每個(gè)邏輯本文檔來自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
一種加法器的打包布局方法，其特征在于，所述方法包括：識(shí)別出用戶設(shè)計(jì)中加法器和其它可打包模塊的設(shè)計(jì)模式；然后將所述加法器和其它可打包模塊打包成一個(gè)宏模塊；將所述宏模塊放置在一個(gè)有快速物理連線的邏輯單元里面。

【技術(shù)特征摘要】
1.一種加法器的打包布局方法，其特征在于，所述方法包括：識(shí)別出用戶設(shè)計(jì)中加法器和其它可打包模塊的設(shè)計(jì)模式；然后將所述加法器和其它可打包模塊打包成一個(gè)宏模塊；將所述宏模塊放置在一個(gè)有快速物理連線的邏輯單元里面。2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述識(shí)別出用戶設(shè)計(jì)中加法器和其它可打包模塊的設(shè)計(jì)模式步驟包括：對(duì)用戶網(wǎng)表中每個(gè)加法器的驅(qū)動(dòng)端口的連線進(jìn)行遍歷；判斷所述驅(qū)動(dòng)端口連線驅(qū)動(dòng)的模塊是否為可移動(dòng)模塊；若所述驅(qū)動(dòng)端口連線驅(qū)動(dòng)的模塊為可移動(dòng)模塊，再判斷模塊類型是否為可優(yōu)化性能和可布性的模塊；若模塊的類型為可優(yōu)化性能和可布性的模塊，識(shí)別出用戶設(shè)計(jì)中加法器和其它可打包模塊的設(shè)計(jì)模式。3.根據(jù)權(quán)利要...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：蔣中華，黃攀，
申請(qǐng)(專利權(quán))人：京微雅格北京科技有限公司，
類型：發(fā)明
國別省市：北京;11