具有低泄漏電流的無結折疊I形柵場效應晶體管制造技術

本發(fā)明專利技術涉及一種具有低泄漏電流的無結折疊I形柵場效應晶體管，包括SOI晶圓的硅襯底，SOI晶圓的硅襯底上方為SOI晶圓的絕緣層，SOI晶圓的絕緣層上方為單晶硅，單晶硅的表面上附有柵介質絕緣層，柵介質絕緣層表面附有折疊I形柵電極，柵電極緊貼柵介質絕緣層；單晶硅上表面的兩端分別為源電極和漏電極，相鄰單晶硅之間以及源電極和漏電極之間由絕緣介質層隔離開；將附在單晶硅上表面靠近兩端的絕緣介質層刻蝕掉后形成的通孔中注入金屬分別生成源電極和漏電極。在保持正向特性幾乎不受影響的情況下具有低反向泄漏電流的特性，因而降低了器件的功耗，適合推廣應用。

Non junction folded I gate field-effect transistors with low leakage current

The invention relates to a knot free folding I shaped gate field effect transistor with low leakage current, SOI wafer comprises a silicon substrate, above the silicon substrate of SOI wafer is an insulating layer of SOI wafer and SOI wafer above the insulating layer to the silicon, silicon on the surface of a dielectric insulating layer, a gate dielectric insulating layer surface a folding I shaped gate electrode, a gate electrode close to the gate dielectric insulating layer on the silicon surface; both ends of which are respectively as source and drain electrodes, between adjacent silicon and between the source electrode and the drain electrode left by an insulating medium layer partition; will be attached to the through hole near the upper surface of the silicon single crystal at both ends of the insulating dielectric layer is etched to form the injection of metal respectively generated source and drain electrodes. The device has the characteristics of low reverse leakage current when the forward characteristic is almost unaffected, thus reducing the power consumption of the device, and is suitable for popularization and application.

【技術實現(xiàn)步驟摘要】
具有低泄漏電流的無結折疊I形柵場效應晶體管
本專利技術屬于超大規(guī)模集成電路制造領域，具體涉及一種適用于低功耗集成電路制造的具有低泄漏電流的無結折疊I形柵場效應晶體管結構。
技術介紹
集成電路的基本單元MOSFET根據(jù)摩爾定律的要求，尺寸會變得越來越小，隨之而來的不僅僅是在制造工藝上的難度加深，各種不良效應也越發(fā)的凸顯。一方面，尺寸等比例縮小，溝道越來越短，柵極控制能力的減弱使得器件難以正常工作及關斷。另一方面，納米尺度下形成陡峭的PN結合對熱處理工藝要求極高。基于多柵技術的FinFETs結構以及無結型場效應晶體管可有效解決上述問題，目前已被廣泛應用。基于多柵技術的FinFETs結構雖然增強了柵極對載流子的靜電控制能力，并有效的抑制了短溝道效應，然而解決不了柵漏交疊區(qū)和源漏交疊區(qū)由于隧道效應所產(chǎn)生的隧穿泄漏電流問題。這是由于FinFETs結構并沒有解決隧穿泄漏電流會由于柵電極和源電極之間距離的減小而不斷增大的問題。因此基于FinFETs結構的器件會隨著尺寸的進一步減小而使得器件的靜態(tài)功耗持續(xù)增加。為解決上述問題，需設計出一種在深納米尺度下既具有良好柵控能力，又具有低泄漏電流特性的場效應晶體管。
技術實現(xiàn)思路
專利技術目的為保證納米級短溝道柵控場效應晶體管在保證柵控能力的同時顯著降低隧穿泄漏電流，本專利技術提供一種具有低泄漏電流的無結折疊I形柵場效應晶體管。技術方案本專利技術是通過以下技術方案來實現(xiàn)的：一種具有低泄漏電流的無結折疊I形柵場效應晶體管，包括SOI晶圓的硅襯底，SOI晶圓的硅襯底上方為SOI晶圓的絕緣層；SOI晶圓絕緣層上方為單晶硅，單晶硅的表面附有柵介質絕緣層，柵介質絕緣層表面附有折疊I形柵電極，柵電極緊貼柵介質絕緣層；單晶硅上表面的兩端分別為源電極和漏電極，相鄰單晶硅之間以及源電極和漏電極之間由絕緣介質隔離開；將附在單晶硅上表面靠近兩端的絕緣介質刻蝕掉后形成的通孔中注入金屬分別生成源電極和漏電極。與普通的柵電極在各位置長度一致的FinFETs器件所不同的是，本專利技術所提供的一種具有低泄漏電流的無結折疊I形柵場效應晶體管，在平行于SOI晶圓的硅襯底且沿著從源電極至漏電極的直線方向上，折疊I形柵電極位于單晶硅上方部分的長度小于折疊I形柵電極位于單晶硅兩側部分的長度，整個折疊I形柵電極呈現(xiàn)出被折疊的英文大寫字母“I”形狀，即折疊I形柵電極位于單晶硅上方部分構成字母“I”的中間“豎”的部分，而折疊I形柵電極位于單晶硅兩側部分則分別構成字母“I”的上下兩“橫”。折疊I形柵電極上下兩“橫”分別與“豎”的兩端所組成的兩個垂直端面均呈“凸”字形。這種構造顯著增加了柵電極位于單晶硅上方部分與源電極或者漏電極之間的距離，使得隧道效應顯著降低，從而有效抑制了隧穿泄漏電流。與此同時，被保留的位于單晶硅上方部分構成字母“I”的中間“豎”的部分，與位于單晶硅兩側構成字母“I”的上下兩“橫”部分共同構成了本專利技術所提出的折疊I形柵電極，具有同F(xiàn)inFETs器件相同的柵控能力。單晶硅和折疊I形柵電極之間通過柵介質絕緣層彼此絕緣；柵介質絕緣層與折疊I形柵電極內(nèi)側的形狀相適應，柵介質絕緣層亦呈現(xiàn)出兩端被折疊的英文大寫字母“I”形狀，其位于單晶硅上方部分構成字母“I”的中間“豎”的部分，其位于單晶硅兩側部分則分別構成字母“I”的上下兩“橫”；上下兩“橫”分別與“豎”的兩端所組成的兩個垂直端面均呈“凸”字形；其中間凸起的“豎”的部分被架空，下方穿入單晶硅。本專利技術所提出的折疊I形柵場效應晶體管，在保證器件具有同普通FinFETs器件相同的柵控能力的同時，顯著減小了泄漏電流。優(yōu)點及效果本專利技術具有如下優(yōu)點及有益效果：1.低泄漏電流：由于本專利技術采用水平于晶圓部分柵極短于垂直于晶圓部分柵極的長度的在俯視角度呈現(xiàn)I形的柵電極：垂直于晶圓部分的柵極可以保持良好的柵控能力，削弱部分短溝道效應；水平于晶圓部分的柵極離源漏電極的距離較遠，有效減小了隧穿泄漏電流，減小了靜態(tài)功耗。2.短溝道效應的有效抑制：本專利技術采用無結的單晶硅作為器件的溝道部分，為多子導電，既減小了制造工藝復雜程度，降低了制造成本；也增加了有效溝道長度，進一步減小了短溝道效應，提高了亞閾值特性。附圖說明圖1為本專利技術具有低泄漏電流的無結折疊I形柵場效應晶體管在SOI襯底上形成的三維結構示意圖。圖2為本專利技術具有低泄漏電流的無結折疊I形柵場效應晶體管在SOI襯底上形成的俯視圖。圖3為本專利技術具有低泄漏電流的無結折疊I形柵場效應晶體管在剝離了位于器件上表面部分的絕緣介質層后的三維結構示意圖。圖4為本專利技術具有低泄漏電流的無結折疊I形柵場效應晶體管在剝離了位于器件上表面部分的絕緣介質層后的俯視圖。圖5為本專利技術具有低泄漏電流的無結折疊I形柵場效應晶體管在剝離了位于器件上表面部分的絕緣介質層后沿圖3中橫截面A所切的剖面圖。圖6為本專利技術具有低泄漏電流的無結折疊I形柵場效應晶體管在剝離了位于器件上表面部分的絕緣介質層后沿圖3中橫截面B所切的剖面圖。圖7為本專利技術具有低泄漏電流的無結折疊I形柵場效應晶體管在圖3基礎之上剝離了I形柵電極之后的三維結構示意圖。圖8為本專利技術具有低泄漏電流的無結折疊I形柵場效應晶體管在圖3基礎之上剝離了I形柵電極之后的俯視圖。圖9為本專利技術具有低泄漏電流的無結折疊I形柵場效應晶體管在圖7基礎之上剝離了源電極和漏電極之后的三維結構示意圖。圖10為本專利技術具有低泄漏電流的無結折疊I形柵場效應晶體管在圖7基礎之上剝離了源電極和漏電極之后的俯視圖。圖11為本專利技術具有低泄漏電流的無結折疊I形柵場效應晶體管在圖9基礎之上剝離了柵介質絕緣層之后的三維結構示意圖。圖12為本專利技術具有低泄漏電流的無結折疊I形柵場效應晶體管在圖9基礎之上剝離了柵介質絕緣層之后的俯視圖。圖13至圖26為本專利技術具有低泄漏電流的無結折疊I形柵場效應晶體管結構單元制備方法的一個具體實例的工藝流程圖。其中，圖13是步驟一示意圖，圖14是步驟一俯視圖，圖15是步驟二示意圖，圖16是步驟二俯視圖，圖17是步驟三示意圖，圖18是步驟三俯視圖，圖19是步驟四示意圖，圖20是步驟四俯視圖，圖21是步驟五示意圖，圖22是步驟五俯視圖，圖23是步驟六示意圖，圖24是步驟六俯視圖，圖25是步驟七示意圖，圖26是步驟七俯視圖。附圖標記說：1、源電極；2、漏電極；3、絕緣介質層；4、柵電極；5、柵介質絕緣層；6、單晶硅；7、SOI晶圓的絕緣層；8、SOI晶圓的硅襯底。具體實施方式下面結合附圖對本專利技術做進一步的說明：本專利技術提供一種具有低泄漏電流的無結折疊I形柵場效應晶體管，通過I形的柵電極4對單晶硅中載流子分布的控制來實現(xiàn)低泄漏電流性質。對柵電極4加正電壓使器件處于導通狀態(tài)。折疊I形柵電極4位于單晶硅6兩側部分則分別構成字母“I”的上下兩“橫”的部分，其長度較長，對單晶硅中的載流子分布起到主要的控制作用；而折疊I形柵電極4位于單晶硅6上方部分構成字母“I”的中間“豎”的部分，其長度較短，并位于單晶硅6的中央位置，采用這樣的結構特征，一方面保證折疊I形柵電極4與源電極1和漏電極2之間具有距離較大，從而使得電極之間交疊處的電場顯著減弱，進而使由隧道效應而產(chǎn)生的泄漏電流顯著減小。另一方面，由于當器件工作在亞閾值狀態(tài)下，單晶硅的電勢極值出現(xiàn)在中間區(qū)域附近，而對電勢極值點柵控本文檔來自技高網(wǎng)...

【技術保護點】
一種具有低泄漏電流的無結折疊I形柵場效應晶體管，包括SOI晶圓的硅襯底（8），其特征在于：SOI晶圓的硅襯底（8）上方為SOI晶圓的絕緣層（7），SOI晶圓的絕緣層（7）上方為單晶硅（6），單晶硅（6）的表面上附有柵介質絕緣層（5），柵介質絕緣層（5）表面附有折疊I形柵電極（4），金屬柵電極緊貼柵介質絕緣層（5）；單晶硅（6）上表面的兩端分別為源電極（1）和漏電極（2），相鄰單晶硅（6）之間以及源電極（1）和漏電極（2）之間由絕緣介質層（3）隔離開；將附在單晶硅（6）上表面靠近兩端的絕緣介質層（3）刻蝕掉后形成的通孔中注入金屬分別生成源電極（1）和漏電極（2）。

【技術特征摘要】
1.一種具有低泄漏電流的無結折疊I形柵場效應晶體管，包括SOI晶圓的硅襯底（8），其特征在于：SOI晶圓的硅襯底（8）上方為SOI晶圓的絕緣層（7），SOI晶圓的絕緣層（7）上方為單晶硅（6），單晶硅（6）的表面上附有柵介質絕緣層（5），柵介質絕緣層（5）表面附有折疊I形柵電極（4），金屬柵電極緊貼柵介質絕緣層（5）；單晶硅（6）上表面的兩端分別為源電極（1）和漏電極（2），相鄰單晶硅（6）之間以及源電極（1）和漏電極（2）之間由絕緣介質層（3）隔離開；將附在單晶硅（6）上表面靠近兩端的絕緣介質層（3）刻蝕掉后形成的通孔中注入金屬分別生成源電極（1）和漏電極（2）。2.根據(jù)權利要求1所述的具有低泄漏電流的無結折疊I形柵場效應晶體管，其特征在于：在平行于SOI晶圓的硅襯底且沿著從源電極（1）至漏電極（2）的直線方向上，折疊I形柵電極（4）位于單晶硅（6）上方部分的長度小于折疊I形柵電極（4）位于單晶硅（6）兩側部分的...

【專利技術屬性】
技術研發(fā)人員：劉溪，楊光銳，靳曉詩，
申請(專利權)人：沈陽工業(yè)大學，
類型：發(fā)明
國別省市：遼寧,21