一種消除運算放大器失調(diào)電壓的電路制造技術(shù)

本發(fā)明專利技術(shù)提供一種消除運算放大器失調(diào)電壓的電路，包括失調(diào)校準電路、失調(diào)消除差分對、運放輸入差分對和電流求和電路，所述失調(diào)校準電路的輸出端與所述失調(diào)消除差分對的輸入端相連，所述失調(diào)消除差分對的輸出端和運放輸入差分對的輸出端分別與所述電流求和電路相連。本發(fā)明專利技術(shù)設(shè)置有失調(diào)校準電路,通過失調(diào)校準電路產(chǎn)生電壓并通過所述失調(diào)消除差分對產(chǎn)生調(diào)節(jié)電流送入所述電流求和電路，使該調(diào)節(jié)電流與運放輸入差分對輸入產(chǎn)生的電流在電流求和電路中相加。從而在不引入時鐘的情況下可以對運算放大器的失調(diào)電壓進行校準消除，滿足了運算放大器在連續(xù)時間系統(tǒng)中對絕對精度作要求的應(yīng)用環(huán)境。

【技術(shù)實現(xiàn)步驟摘要】
一種消除運算放大器失調(diào)電壓的電路
本專利技術(shù)涉及運算放器的
，具體涉及一種用于消除運算放大器失調(diào)電壓的電路。
技術(shù)介紹
運算放大器(OperationAmplifier)，是一種直流耦合，差模信號輸入、通常為單端輸出的高增益電壓放大器。在這種配置下，運算放大器能產(chǎn)生一個比輸入端電壓之差大數(shù)十萬倍的輸出對地電壓。理想情況下，當(dāng)一個單端運放差分輸入為零時，無論其增益多少，輸出電壓應(yīng)始終為零。然而由于制造中器件的失配等原因，造成輸出電壓并不為零。定義使輸出電壓為零時的兩端輸入電壓之差為運放的失調(diào)電壓。失調(diào)電壓會隨著輸入電壓被運放放大從而使輸出電壓造成誤差，這在一個對輸出電壓有絕對要求的應(yīng)用環(huán)境下是不能被允許的。因此，降低失調(diào)電壓在高精度電路系統(tǒng)設(shè)計中是非常重要的一點。一般的，通過自動調(diào)零、電荷存儲等方法可以降低運放的失調(diào)電壓，但是會額外引入時鐘信號，這對于連續(xù)時間系統(tǒng)是不允許的。
技術(shù)實現(xiàn)思路
為了克服上述現(xiàn)有技術(shù)存在的不足，本專利技術(shù)的主要目的在于提供一種消除運算放大器失調(diào)電壓的電路。為了實現(xiàn)上述目的，本專利技術(shù)具體采用以下技術(shù)方案：本專利技術(shù)提供一種消除運算放大器失調(diào)電壓的電路，包括失調(diào)校準電路、失調(diào)消除差分對、運放輸入差分對和電流求和電路，所述失調(diào)校準電路的輸出端與所述失調(diào)消除差分對的輸入端相連，所述失調(diào)消除差分對的輸出端和運放輸入差分對的輸出端分別與所述電流求和電路相連。優(yōu)選地，所述失調(diào)校準電路包括DAC電流源、電阻R1、NMOS管MN1、NMOS管MN2、NMOS管MN3和NMOS管MN4；所述DAC電流源的輸出端與所述電阻R1的一端、NMOS管MN3的漏極及NMOS管MN4的漏極相連，所述電阻R1的另一端接固定電位VSS；所述NMOS管MN1的漏極與NMOS管MN3的源極相連；所述NMOS管MN2的漏極接NMOS管MN4的源極，所述NMOS管MN2的源極和NMOS管MN1的源極接固定電位VSS；所述NMOS管MN1的柵極和NMOS管MN4的柵極相連并用于輸入控制信號；所述NMOS管MN2的柵極和NMOS管NM3的柵極相連并用于輸入控制信號；所述NMOS管MN2的漏極和NMOS管MN4的源極作為一個輸出端與所述失調(diào)消除差分對相連，所述NMOS管MN1的漏極和NMOS管MN3的源極作為另一個輸出端與所述失調(diào)消除差分對相連。優(yōu)選地，所述失調(diào)校準電路還包括反相器U1、反相器U2、與門U3和與門U4；所述反相器U1的輸入端用于輸入邏輯信號VOSD，所述反相器U1的輸出端與反相器U2的輸入端、與門U4的一個輸入端相連，所述反相器U3的輸出端與與門U3的一個輸入端相連；所述與門U3的另一個輸入端和與門U4的另一個輸入端用于輸入使能信號EN；所述與門U3的輸出端與NMOS管MN1的柵極及NMOS管MN4的柵極相連，所述與門U4的輸出端與所述NMOS管MN2的柵極及NMOS管MN3的柵極相連。優(yōu)選地，所述失調(diào)消除差分對包括電流源A2、PMOS管MP1和PMOS管MP2，所述電流源A2的輸出端與PMOS管MP1的源極和PMOS管MP2的源極相連，所述PMOS管MP1的柵極與所述NMOS管MN1的漏極及NMOS管MN3的源極相連，所述PMOS管MP2的柵極與所述NMOS管MN2的漏極及NMOS管MN4的源極相連，所述PMOS管MP1的漏極和PMOS管MP2的漏極分別與所述電流求和電路相連。優(yōu)選地，所述運放輸入差分對包括電流源A3、PMOS管MP3和PMOS管MP4，所述電流源A3的輸出端與PMOS管MP3的源極和PMOS管MP4的源極相連，所述PMOS管MP3的柵極和PMOS管MP4的柵極分別作為運算放大器的兩輸入端，所述PMOS管MP3的漏極和PMOS管MP4的漏極分別與所述電流求和電路相連。優(yōu)選地，所述電流求和電路包括電壓源V1、電壓源V2、PMOS管MP5、PMOS管MP6、NMOS管MN5、NMOS管MN6、NMOS管MN7和NMOS管MN8；所述PMOS管MP5的源極和PMOS管MP6的源極與電壓VDD相連，所述PMOS管MP5的漏極、PMOS管MP6的漏極分別與所述NMOS管MN5的漏極、NMOS管MN6的漏極相連，所述PMOS管MP5的柵極和所述PMOS管MP6的柵極相連；所述NMOS管MN5的源極、NMOS管MN6的源極分別與所述NMOS管MN7的漏極、NMOS管MN8的漏極相連，所述NMOS管MN5的柵極和NMOS管MN6的柵極相連；所述NMOS管MN7的源極、NMOS管MN8的源極接固定電位VSS，所述NMOS管MN7的柵極和NMOS管MN8的柵極相連；所述NMOS管MN5的漏極與所述NMOS管MN7的柵極相連；所述電壓源V1的正極接電源VDD，所述電壓源V1的負極接所述PMOS管MP5的柵極，所述電壓源V2的正極接所述NMOS管MN5的柵極，所述電壓源V2的負極接固定電位VSS；所述PMOS管MP1的漏極、PMOS管MP3的漏極與所述NMOS管MN6的源極相連，所述PMOS管MP2的漏極、PMOS管MP4的漏極與所述NMOS管MN5的源極相連。優(yōu)選地，還包括輸出級，所述PMOS管MP5的柵極、PMOS管MP6的柵極作為一個輸出端與所述輸出級相連，所述POMS管MP6的漏級、NMOS管MN6的漏極作為另一個輸出端與所述輸出端相連。優(yōu)選地，所述輸出級包括PMOS管MP7和NMOS管MN9，所述PMOS管MP7的源極接電壓VDD，所述NMOS管MN9的源極接固定電位VSS，所述NMOS管MN9的漏極和PMOS管MP7的漏極相連作為輸出端；所述PMOS管MP7的柵極接所述PMOS管MP5的柵極和PMOS管MP6的柵極，所述NMOS管MN9的柵極接所述PMOS管MP6的漏極和NMOS管MN6的漏極。本專利技術(shù)的消除運算放大器失調(diào)電壓的電路包括失調(diào)校準電路、失調(diào)消除差分對、運放輸入差分對和電流求和電路，所述失調(diào)校準電路的輸出端與所述失調(diào)消除差分對的輸入端相連，所述失調(diào)消除差分對的輸出端和運放輸入差分對的輸出端分別與所述電流求和電路相連。相比于現(xiàn)有技術(shù)，本專利技術(shù)設(shè)置有失調(diào)校準電路，通過失調(diào)校準電路產(chǎn)生電壓并通過所述失調(diào)消除差分對產(chǎn)生調(diào)節(jié)電流送入所述電流求和電路，使該調(diào)節(jié)電流與運放輸入差分對輸入產(chǎn)生的電流在電流求和電路中相加。從而在不引入時鐘的情況下可以對運算放大器的失調(diào)電壓進行校準消除，滿足了運算放大器在連續(xù)時間系統(tǒng)中對絕對精度作要求的應(yīng)用環(huán)境。附圖說明圖1為本專利技術(shù)實施例的框架結(jié)構(gòu)圖；圖2為本專利技術(shù)實施例的失調(diào)校準電路圖；圖3為本專利技術(shù)實施例的失調(diào)消除差分對圖；圖4為本專利技術(shù)實施例的運放輸入差分對圖；圖5為本專利技術(shù)實施例的電流求和電路；圖中，1、失調(diào)校準電路；2、失調(diào)消除差分對；3、運放輸入差分對；4、電流求和電路；5、輸出級。具體實施方式為了使本專利技術(shù)的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下結(jié)合附圖及實施例，對本專利技術(shù)進行進一步詳細說明。應(yīng)當(dāng)理解，此處所描述的具體實施例僅用以解釋本專利技術(shù)，并不用于限定本專利技術(shù)。如圖1所示，本專利技術(shù)提供一種消除運放失調(diào)電壓的電路，包括失調(diào)校準電路1、失調(diào)消除差分對2、運放輸入差分對3和電流求和電路4。其中，運放輸入差分對3由輸入端輸入的差分電壓的作用產(chǎn)生兩路輸出電流IIN1和IIN2。失調(diào)校準電路1本文檔來自技高網(wǎng)...

【技術(shù)保護點】
一種消除運算放大器失調(diào)電壓的電路，其特征在于，包括失調(diào)校準電路、失調(diào)消除差分對、運放輸入差分對和電流求和電路，所述失調(diào)校準電路的輸出端與所述失調(diào)消除差分對的輸入端相連，所述失調(diào)消除差分對的輸出端和運放輸入差分對的輸出端均與所述電流求和電路相連。

【技術(shù)特征摘要】
1.一種消除運算放大器失調(diào)電壓的電路，其特征在于，包括失調(diào)校準電路、失調(diào)消除差分對、運放輸入差分對和電流求和電路，所述失調(diào)校準電路的輸出端與所述失調(diào)消除差分對的輸入端相連，所述失調(diào)消除差分對的輸出端和運放輸入差分對的輸出端均與所述電流求和電路相連。2.根據(jù)權(quán)利要求1所述的消除運算放大器失調(diào)電壓的電路，其特征在于，所述失調(diào)校準電路包括DAC電流源、電阻R1、NMOS管MN1、NMOS管MN2、NMOS管MN3和NMOS管MN4；所述DAC電流源的輸出端與所述電阻R1的一端、NMOS管MN3的漏極及NMOS管MN4的漏極相連，所述電阻R1的另一端接固定電位VSS；所述NMOS管MN1的漏極與NMOS管MN3的源極相連；所述NMOS管MN2的漏極接NMOS管MN4的源極，所述NMOS管MN2的源極和NMOS管MN1的源極接固定電位VSS；所述NMOS管MN1的柵極和NMOS管MN4的柵極相連并用于輸入控制信號；所述NMOS管MN2的柵極和NMOS管NM3的柵極相連并用于輸入控制信號；所述NMOS管MN2的漏極和NMOS管MN4的源極作為一個輸出端與所述失調(diào)消除差分對相連，所述NMOS管MN1的漏極和NMOS管MN3的源極作為另一個輸出端與所述失調(diào)消除差分對相連。3.根據(jù)權(quán)利要求2所述的消除運算放大器失調(diào)電壓的電路，其特征在于，所述失調(diào)校準電路還包括反相器U1、反相器U2、與門U3和與門U4；所述反相器U1的輸入端用于輸入邏輯信號VOSD，所述反相器U1的輸出端與反相器U2的輸入端、與門U4的一個輸入端相連，所述反相器U3的輸出端與與門U3的一個輸入端相連；所述與門U3的另一個輸入端和與門U4的另一個輸入端用于輸入使能信號EN；所述與門U3的輸出端與NMOS管MN1的柵極及NMOS管MN4的柵極相連，所述與門U4的輸出端與所述NMOS管MN2的柵極及NMOS管MN3的柵極相連。4.根據(jù)權(quán)利要求2所述的消除運算放大器失調(diào)電壓的電路，其特征在于，所述失調(diào)消除差分對包括電流源A2、PMOS管MP1和PMOS管MP2，所述電流源A2的輸出端與PMOS管MP1的源極和PMOS管MP2的源極相連，所述PMOS管MP1的柵極與所述NMOS管MN1的漏極及NMOS管MN3的源極相連，所述PMOS管MP2的柵極與所述NMOS管MN2的漏極及NMOS管MN4的源極相連，所述PMOS管MP1的漏極和PMOS管MP2的漏極分別與所述電流求和電路相連。5.根據(jù)權(quán)利要求4所述的消除運算放大器失調(diào)電壓的電路，其特征在于，所...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：崔瑜強，畢超，畢磊，
申請(專利權(quán))人：峰岹科技深圳有限公司，
類型：發(fā)明
國別省市：廣東,44