三維半導體器件及其制造方法技術

提供了一種3?D半導體器件及其制造方法。該3?D半導體器件包括：襯底，沿著由第一方向x和第二方向y限定的第一平面延伸，襯底具有形成在其中的管道晶體管；多個字線，沿著垂直于第一方向x和第二方向y的第三方向z以規則的間距間隔開；第一垂直插塞，通過垂直地穿過字線而連接至管道晶體管的第一端；第二垂直插塞，通過垂直地穿過字線而連接至管道晶體管的第二端；位線，連接至第一垂直插塞的頂表面；以及源極線，連接至第二垂直插塞的頂表面，其中，第一垂直插塞和第二垂直插塞具有不同的尺寸。

Three dimensional semiconductor device and manufacturing method thereof

Provides a 3 D semiconductor device and its manufacturing method. The 3 D semiconductor device includes a substrate, a first plane extending along the first direction and the second direction by X Y limited, a substrate having a transistor formed on the one pipe; a plurality of word lines, along a third direction perpendicular to the first direction and the second direction X of Y Z in regular space spaced from the first vertical plug; and through vertically through the word line is connected to the first end of the second transistor pipeline; vertical plug through vertically through a word line connected to the second end of the transistor pipeline; bit line, connecting the top surface to the first vertical plug; and the source line, connected to the top surface of the vertical plug second among them, the first vertical plug and second vertical plugs with different sizes.

【技術實現步驟摘要】
三維半導體器件及其制造方法相關申請的交叉引用本申請主張于2015年11月5日提交的第10-2015-0155278號韓國專利申請的優先權，該韓國專利申請的公開內容以全文引用的方式并入本文。
本公開總體而言涉及一種三維半導體器件，且更具體地，涉及一種包括多個U形串的三維半導體器件及其制造方法。
技術介紹
具有三維(3-D)結構(其中，存儲單元3-D地布置)的半導體器件(下文中也稱為3-D半導體器件)已被提出用于提高半導體器件的集成度。通常，3-D半導體器件比具有二維結構的半導體器件更有效地利用襯底的有效區域，因此，3-D半導體器件的集成度高于2-D半導體器件的集成度。此外，已經嘗試在NAND閃速存儲器件中應用3-D結構的規則布置的存儲單元。典型地，3-D半導體器件可以包括串，串包括選擇晶體管以及在襯底之上以多層結構層疊的多個存儲單元。在3-D非易失性存儲器件中包括的串可以具有“I”形或“U”形。具有I形串的3-D半導體器件被稱作兆兆位單元陣列晶體管(TCAT)或位值可擴展(BICS，bitcostscalable)。具有U形串的3-D半導體器件被稱作管形位值可擴展(P-BICS)。在P-BICS中，串可以包括管道晶體管和兩個垂直插塞。管道晶體管與襯底平行地形成。一個垂直插塞可以形成在管道晶體管的源極區域中，而另一個垂直插塞可以形成在管道晶體管的漏極區域中。源極線形成在于源極區域中形成的垂直插塞上，位線形成在于漏極區域中形成的垂直插塞上。
技術實現思路
各種實施例提供了3-D半導體器件及其制造方法，該3-D半導體器件具有電特性得到改善的在源極區域和漏極區域中形成的垂直串。根據本公開的一個方面，提供了一種3-D半導體器件，包括：襯底，沿著由第一方向x和第二方向y限定的第一平面延伸，襯底具有形成在其中的管道晶體管；多個字線，沿著垂直于第一方向x和第二方向y的第三方向z以規則的間距間隔開；第一垂直插塞，通過垂直地穿過字線而連接至管道晶體管的第一端；第二垂直插塞，通過垂直地穿過字線而連接至管道晶體管的第二端；位線，連接至第一垂直插塞的頂表面；以及源極線，連接至第二垂直插塞的頂表面，其中，第一垂直插塞和第二垂直插塞具有不同的尺寸。根據本公開的一個方面，提供了一種制造3-D半導體器件的方法，該方法包括：在其中限定有管道區的襯底上交替地層疊多個犧牲層和多個層間絕緣層；形成垂直地穿過犧牲層和層間絕緣層的第一垂直插塞和第二垂直插塞以垂直連接至管道區，第一垂直插塞和第二垂直插塞彼此具有不同的寬度；形成垂直地穿過在第一垂直插塞和第二垂直插塞之間的犧牲層和層間絕緣層的縫隙；通過去除暴露于縫隙的內部的犧牲層而在層間絕緣層之間形成凹進；以及在凹進中填充導電材料。附圖說明應注意，在附圖中，為了清楚地圖示，尺寸可以被夸大。此外，將理解的是，當元件被稱為“在”兩個元件“之間”時，其可以為所述兩個元件之間的唯一元件，或者也可以存在一個或更多個中間元件。同樣的附圖標記始終表示同樣的元件。圖1是圖示根據本公開的實施例的包括半導體器件和控制器的半導體系統的示圖。圖2是圖示根據本公開的實施例的半導體器件的示例的示圖。圖3是圖示根據本公開的實施例的3-D半導體器件的透視圖。圖4是圖示根據本公開的實施例的兩個垂直插塞的3-D半導體器件的局部視圖。圖5是根據本公開的實施例的圖4的垂直插塞的剖視圖。圖6至圖9是圖示根據本公開的各個實施例的垂直插塞與管道晶體管的各種布置的布局圖。圖10A至圖10M是圖示根據本公開的實施例的制造方法的各個階段的3-D半導體器件的剖視圖。圖11是圖示根據本公開的實施例的包括半導體器件的固態驅動器的框圖。圖12是圖示根據本公開的實施例的包括半導體器件的存儲系統的框圖。圖13是圖示根據本公開的實施例的包括半導體器件的計算系統的示意性配置的示圖。具體實施方式在下文中，將參考附圖詳細描述本公開的示例性實施例。然而，應注意的是，本公開不限于所描述的實施例，而可以實施為不同的形式。提供所描述的實施例以向相關領域技術人員說明本專利技術。參照圖1，根據本公開的實施例的半導體系統1000可以包括半導體器件1100和控制半導體器件1100的控制器1200。半導體器件1100可以是非易失性存儲器件。半導體器件1100可以包括例如雙數據速率同步動態隨機存取存儲器(DDRSDRAM)、低功耗雙數據速率4(LPDDR4)SDRAM、圖形雙數據速率(GDDR)SRAM、低功耗DDR(LPDDR)、Rambus動態隨機存取存儲器(RDRAM)和閃速存儲器。下文中，作為示例描述包括3-DNAND閃速存儲器的半導體器件1100。控制器1200可以控制半導體器件1100的整體操作。控制器1200可以響應于從主機(未示出)接收到的命令將用于控制半導體器件1100的命令CMD和地址ADD傳輸至半導體器件1100。控制器1200可以將數據DATA傳輸至半導體器件1100，和/或從半導體器件1100接收數據DATA。例如，主機可以通過使用諸如外圍部件互聯-高速(PCI-E)、高級技術附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行連接SCSI(SAS)協議的接口協議來與半導體系統1000通信。參照圖2，根據本專利技術的實施例的半導體器件1100可以包括儲存數據的存儲單元陣列1101、執行存儲單元陣列1101的例如諸如編程操作、讀取操作和/或擦除操作的操作的外圍電路1201以及控制外圍電路1201的控制電路1301。存儲單元陣列1101可以包括多個存儲塊，每個存儲塊可以包括多個存儲單元。存儲塊可以彼此相同地配置。每個存儲塊可以包括配置成3-D結構的多個存儲單元。外圍電路1201可以包括電壓發生電路21、行解碼器22、頁緩沖器23、列解碼器24和輸入/輸出電路25。電壓發生電路21可以產生一個或更多個操作電壓。電壓發生電路21可以產生具有各種電平的多個操作電壓。一個或更多個操作電壓可以由電壓發生電路21響應于從控制電路1301接收到的操作信號OP_CMD而產生。操作信號OP_CMD可以包括例如編程操作信號、讀取操作信號和/或擦除操作信號。例如，如果編程操作信號被施加至電壓發生電路21，則電壓發生電路21可以產生與編程操作相關的多個操作電壓，諸如編程電壓Vpgm和通過電壓Vpass。如果施加讀取操作信號，則電壓發生電路21可以產生與讀取操作相關的多個操作電壓，例如，諸如讀取電壓Vread和通過電壓Vpass。如果施加擦除操作信號，則電壓發生電路21可以產生與擦除操作相關的多個操作電壓，例如，諸如擦除電壓Verase和通過電壓Vpass。行解碼器22可以響應于行地址RADD選擇包括在存儲單元陣列1101中的存儲塊中的一個，以將操作電壓傳輸至與選中存儲塊連接的局部線。例如，局部線可以包括字線WL、漏極選擇線DSL和源極選擇線SSL。頁緩沖器23可以經由多個位線BL連接至存儲塊。在編程操作、讀取操作或擦除操作中，頁緩沖器23可以響應于頁緩沖器控制信號PBSIGNALS向選中儲存塊傳輸數據和/或從選中存儲塊接收數據，以及可以任意地儲存數據。列解碼器24可以響應于列地址CADD向頁緩沖器23傳輸數據DATA，和/或從頁緩沖器23接收數據DATA。輸入/本文檔來自技高網...

【技術保護點】
一種三維半導體器件，包括：襯底，沿著由第一方向x和第二方向y限定的第一平面延伸，襯底具有形成在其中的管道晶體管；多個字線，沿著第三方向z以規則的間距間隔開，第三方向z垂直于第一方向x和第二方向y；第一垂直插塞，通過垂直地穿過字線而連接至管道晶體管的第一端；第二垂直插塞，通過垂直地穿過字線而連接至管道晶體管的第二端；位線，連接至第一垂直插塞的頂表面；以及源極線，連接至第二垂直插塞的頂表面，其中，第一垂直插塞和第二垂直插塞具有不同的尺寸。

【技術特征摘要】
2015.11.05 KR 10-2015-01552781.一種三維半導體器件，包括：襯底，沿著由第一方向x和第二方向y限定的第一平面延伸，襯底具有形成在其中的管道晶體管；多個字線，沿著第三方向z以規則的間距間隔開，第三方向z垂直于第一方向x和第二方向y；第一垂直插塞，通過垂直地穿過字線而連接至管道晶體管的第一端；第二垂直插塞，通過垂直地穿過字線而連接至管道晶體管的第二端；位線，連接至第一垂直插塞的頂表面；以及源極線，連接至第二垂直插塞的頂表面，其中，第一垂直插塞和第二垂直插塞具有不同的尺寸。2.如權利要求1所述的三維半導體器件，其中，第一垂直插塞和第二垂直插塞中的每個包括垂直溝道層和存儲層。3.如權利要求2所述的三維半導體器件，其中，垂直溝道層形成在第一垂直插塞和第二垂直插塞中的每個的中心處，存儲層形成為包圍溝道層。4.如權利要求3所述的三維半導體器件，其中，存儲層包括：隧道絕緣層，包圍溝道層；電荷捕獲層，包圍隧道絕緣層；以及阻擋層，包圍電荷捕獲層。5.如權利要求1所述的三維半導體器件，其中，第一垂直插塞、管道晶體管和第二垂直插塞構成“U”形串。6.如權利要求1所述的三維半導體器件，其中，字線在第一垂直插塞和第二垂直插塞之間彼此間隔開。7.如權利要求6所述的三維半導體器件，還包括：漏極選擇線，形成在位線和沿著第一垂直插塞形成的字線之間。8.如權利要求6所述的三維半導體器件，還包括：漏極選擇線，形成在位線和沿著第二垂直插塞形成的字線之間。9.如權利要求1所述的三維半導體器件，其中，如果第一垂直插塞具有比第二垂直插塞弱的編程干擾或者慢的編程操作速度或擦除操作速度，則第一垂直插塞的寬度形成為比第二垂直插塞的寬度窄，以及其中，如果第二垂直插塞具有比第一垂直插塞弱的編程干擾或者慢的編程操作速度或擦除操作速度，則第二垂直插塞的寬度形成為比第一垂直插塞的寬度窄。...

【專利技術屬性】
技術研發人員：李映勛，
申請(專利權)人：愛思開海力士有限公司，
類型：發明
國別省市：韓國,KR