六輸入端組合邏輯電路的晶體管級實現方案的電路制造技術

本發明專利技術公開了一種六輸入端組合邏輯電路的晶體管級實現方案的電路，其包括第一三極管、第二三極管、第三三極管、第四三極管、第五三極管、第六三極管等，第一三極管柵極與第七三極管柵極相連，第一三極管漏極與第二三極管漏極相連，第二三極管源極與第一三極管源極相連，第二三極管柵極與第八三極管柵極相連，第二三極管漏極與第三三極管漏極相連，第二三極管漏極與第三三極管漏極相連，第三三極管柵極與第九三極管柵極相連，第四三極管漏極與第三三極管漏極相連，第四三極管源極與第三三極管源極相連等。本發明專利技術能夠通過削減晶體管數目來實現，達到了降低晶體管數目的目的，最終實現了達到同樣的邏輯功能所占用的硅片面積的大幅削減的目的。

【技術實現步驟摘要】
六輸入端組合邏輯電路的晶體管級實現方案的電路
本專利技術涉及一種組合邏輯的電路，特別是涉及一種六輸入端組合邏輯電路的晶體管級實現方案的電路。
技術介紹
現有技術實現該五輸入端組合邏輯的電路存在以下缺點和不足之處：一，電路復雜、所需邏輯門數目較多現有技術要實現邏輯Y＝～((A·B·C·D·(E+F))，經硬件描述語言Verilog代碼編輯，然后綜合后會是如圖2所示：分三級來實現，其調用了1個反相器、1個3輸入端或非門、2個2輸入端與非門和1個2輸入端或非門。二，信號傳輸延遲大信號經此三級門的傳輸，由于門本身固有的延遲，從輸入到輸出的總的傳輸延遲加大。輸入到輸出的傳輸延遲太大，對于頻率高，對信號延遲大小很關心的電路將會是致命的。三，所需電路成本高由于現有電路使用了1個反相器(1PMOS+1NMOS共2個晶體管)、1個3輸入端或非門(3PMOS+3NMOS共6個晶體管)、2個2輸入端與非門(2PMOS+2NMOS共4個晶體管)和1個2輸入端或非門(2PMOS+2NMOS共4個晶體管)，這總體是需要20個晶體管的，由于晶體管數目較多，導致其所占用的硅片面積較大。
技術實現思路
本專利技術所要解決的技術問題是提供一種六輸入端組合邏輯電路的晶體管級實現方案的電路，其能夠通過削減晶體管數目來實現，本方案只需要12個晶體管，這達到了降低晶體管數目的目的，最終實現了達到同樣的邏輯功能所占用的硅片面積的大幅削減的目的。本專利技術是通過下述技術方案來解決上述技術問題的：一種六輸入端組合邏輯電路的晶體管級實現方案的電路，其包括第一三極管、第二三極管、第三三極管、第四三極管、第五三極管、第六三極管、第七三極管、第八三極管、第九三極管、第十三極管、第十一三極管、第十二三極管，第一三極管柵極與第七三極管柵極相連，第一三極管漏極與第二三極管漏極相連，第二三極管源極與第一三極管源極相連，第二三極管柵極與第八三極管柵極相連，第二三極管漏極與第三三極管漏極相連，第二三極管漏極與第三三極管漏極相連，第三三極管柵極與第九三極管柵極相連，第四三極管漏極與第三三極管漏極相連，第四三極管源極與第三三極管源極相連，第四三極管柵極與第十三極管柵極相連，第五三極管漏極與第四三極管漏極相連，第五三極管源極與第六三極管漏極相連，第五三極管柵極與第十一三極管柵極相連，第六三極管源極與第四三極管源極相連，第六三極管柵極與第十二三極管柵極相連，第七三極管漏件與第一三極管源極相連，第七三極管源極與第八三極管漏極相連，第八三極管源極與第九三極管漏極相連，第九三極管源極與第十三極管漏極相連，第十三極管源極與第十一三極管漏極相連，第十一三極管源極與第十二三極管源極相連，第十二三極管漏極與第十一三極管漏極相連，第十二三極管源極與一個接地端相連。優選地，所述第一三極管、第二三極管、第三三極管、第四三極管、第五三極管、第六三極管都為PMOS管，第七三極管、第八三極管、第九三極管、第十三極管、第十一三極管、第十二三極管都為NMOS管。本專利技術的積極進步效果在于：本專利技術能夠通過削減晶體管數目來實現，晶體管數目從20個被消減到12個，這達到了降低晶體管數目的目的，最終實現了達到同樣的邏輯功能所占用的硅片面積的大幅削減的目的。附圖說明圖1為本專利技術的電路圖。圖2為現有技術的原理圖。具體實施方式下面結合附圖給出本專利技術較佳實施例，以詳細說明本專利技術的技術方案。如圖1所示，本專利技術六輸入端組合邏輯電路的晶體管級實現方案的電路包括第一三極管Q1、第二三極管Q2、第三三極管Q3、第四三極管Q4、第五三極管Q5、第六三極管Q6、第七三極管Q7、第八三極管Q8、第九三極管Q9、第十三極管Q10、第十一三極管Q11、第十二三極管Q12，第一三極管Q1柵極與第七三極管Q7柵極相連，第一三極管Q1漏極與第二三極管Q2漏極相連，第二三極管Q2源極與第一三極管Q1源極相連，第二三極管Q2柵極與第八三極管Q8柵極相連，第二三極管Q2漏極與第三三極管Q3漏極相連，第二三極管Q2漏極與第三三極管Q3漏極相連，第三三極管Q3柵極與第九三極管Q9柵極相連，第四三極管Q4漏極與第三三極管Q3漏極相連，第四三極管Q4源極與第三三極管Q3源極相連，第四三極管Q4柵極與第十三極管Q10柵極相連，第五三極管Q5漏極與第四三極管Q4漏極相連，第五三極管Q5源極與第六三極管Q6漏極相連，第五三極管Q5柵極與第十一三極管Q11柵極相連，第六三極管Q6源極與第四三極管Q4源極相連，第六三極管Q6柵極與第十二三極管Q12柵極相連，第七三極管Q7漏件與第一三極管Q1源極相連，第七三極管Q7源極與第八三極管Q8漏極相連，第八三極管Q8源極與第九三極管Q9漏極相連，第九三極管Q9源極與第十三極管Q10漏極相連，第十三極管Q10源極與第十一三極管Q11漏極相連，第十一三極管Q11源極與第十二三極管Q12源極相連，第十二三極管Q12漏極與第十一三極管Q11漏極相連，第十二三極管Q12源極與一個接地端相連。所述第一三極管Q1、第二三極管Q2、第三三極管Q3、第四三極管Q4、第五三極管Q5、第六三極管Q6都為PMOS管，第七三極管Q7、第八三極管Q8、第九三極管Q9、第十三極管Q10、第十一三極管Q11、第十二三極管Q12都為NMOS管。本專利技術可做成標準單元(standardcell)，以方便以后使用時調用。以上所述的具體實施例，對本專利技術的解決的技術問題、技術方案和有益效果進行了進一步詳細說明，所應理解的是，以上所述僅為本專利技術的具體實施例而已，并不用于限制本專利技術，凡在本專利技術的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本專利技術的保護范圍之內。本文檔來自技高網...

【技術保護點】
一種六輸入端組合邏輯電路的晶體管級實現方案的電路，其特征在于，其包括第一三極管、第二三極管、第三三極管、第四三極管、第五三極管、第六三極管、第七三極管、第八三極管、第九三極管、第十三極管、第十一三極管、第十二三極管，第一三極管柵極與第七三極管柵極相連，第一三極管漏極與第二三極管漏極相連，第二三極管源極與第一三極管源極相連，第二三極管柵極與第八三極管柵極相連，第二三極管漏極與第三三極管漏極相連，第二三極管漏極與第三三極管漏極相連，第三三極管柵極與第九三極管柵極相連，第四三極管漏極與第三三極管漏極相連，第四三極管源極與第三三極管源極相連，第四三極管柵極與第十三極管柵極相連，第五三極管漏極與第四三極管漏極相連，第五三極管源極與第六三極管漏極相連，第五三極管柵極與第十一三極管柵極相連，第六三極管源極與第四三極管源極相連，第六三極管柵極與第十二三極管柵極相連，第七三極管漏件與第一三極管源極相連，第七三極管源極與第八三極管漏極相連，第八三極管源極與第九三極管漏極相連，第九三極管源極與第十三極管漏極相連，第十三極管源極與第十一三極管漏極相連，第十一三極管源極與第十二三極管源極相連，第十二三極管漏極與第十一三極管漏極相連，第十二三極管源極與一個接地端相連。...

【技術特征摘要】
1.一種六輸入端組合邏輯電路的晶體管級實現方案的電路，其特征在于，其包括第一三極管、第二三極管、第三三極管、第四三極管、第五三極管、第六三極管、第七三極管、第八三極管、第九三極管、第十三極管、第十一三極管、第十二三極管，第一三極管柵極與第七三極管柵極相連，第一三極管漏極與第二三極管漏極相連，第二三極管源極與第一三極管源極相連，第二三極管柵極與第八三極管柵極相連，第二三極管漏極與第三三極管漏極相連，第二三極管漏極與第三三極管漏極相連，第三三極管柵極與第九三極管柵極相連，第四三極管漏極與第三三極管漏極相連，第四三極管源極與第三三極管源極相連，第四三極管柵極與第十三極管柵極相連，第五三極管漏極與第四三極管漏極相連，第五三極管源極與第六三極管漏極相連，第五三極...

【專利技術屬性】
技術研發人員：唐立偉，任軍，
申請(專利權)人：合肥恒爍半導體有限公司，
類型：發明
國別省市：安徽,34