六輸入端組合邏輯電路的晶體管級實現(xiàn)方案的電路制造技術(shù)

本發(fā)明專利技術(shù)公開了一種六輸入端組合邏輯電路的晶體管級實現(xiàn)方案的電路，其包括第一三極管、第二三極管、第三三極管、第四三極管、第五三極管、第六三極管、第七三極管、第八三極管、第九三極管、第十三極管、第十一三極管、第十二三極管，第一三極管的漏極與第七三極管的漏極連接，第一三極管的柵極與第五三極管的柵極連接，第一三極管、第七三極管的源極與第二三極管、第八三極管的漏極都連接，第二三極管的柵極與第九三極管的柵極連接，第二三極管、第八三極管的源極與第三三極管的漏極都連接等，本發(fā)明專利技術(shù)削減晶體管數(shù)目，達到了降低晶體管數(shù)目的目的，最終實現(xiàn)了達到同樣的邏輯功能所占用的硅片面積的大幅削減的目的。

【技術(shù)實現(xiàn)步驟摘要】
六輸入端組合邏輯電路的晶體管級實現(xiàn)方案的電路
本專利技術(shù)涉及一種組合邏輯的電路，特別是涉及一種六輸入端組合邏輯電路的晶體管級實現(xiàn)方案的電路。
技術(shù)介紹
現(xiàn)有技術(shù)實現(xiàn)該六輸入端組合邏輯電路的晶體管級實現(xiàn)方案的電路存在以下缺點和不足之處：一、電路復(fù)雜、所需邏輯門數(shù)目較多現(xiàn)有技術(shù)要實現(xiàn)邏輯Y＝～((A·B)+(C·D)+(E+F))，經(jīng)硬件描述語言Verilog代碼編譯，然后綜合后會是如圖2所示：調(diào)用了1個反相器、1個3輸入端與非門、2個2輸入端與非門和1個2輸入端或非門。二、信號傳輸延遲大信號經(jīng)此三級門的傳輸，由于門本身固有的延遲，從輸入到輸出的總的傳輸延遲加大。輸入到輸出的傳輸延遲太大，對于頻率高，對信號延遲大小很關(guān)心的電路將會是致命的。三、所需電路成本高由于現(xiàn)有電路使用了1個反相器(1PMOS+1NMOS共2個晶體管)、1個3輸入端與非門(3PMOS+3NMOS共6個晶體管)、2個2輸入端與非門(2PMOS+2NMOS共4個晶體管)和1個2輸入端或非門(2PMOS+2NMOS共4個晶體管)，這總體是需要1*2+1*6+3*4＝20個晶體管的，由于晶體管數(shù)目較多，導(dǎo)致其所占用的硅片面積較大。
技術(shù)實現(xiàn)思路
本專利技術(shù)所要解決的技術(shù)問題是提供一種六輸入端組合邏輯電路的晶體管級實現(xiàn)方案的電路，其通過削減晶體管數(shù)目，本方案只需要12個晶體管，這達到了降低晶體管數(shù)目的目的，最終實現(xiàn)了達到同樣的邏輯功能所占用的硅片面積的大幅削減的目的。本專利技術(shù)是通過下述技術(shù)方案來解決上述技術(shù)問題的：一種六輸入端組合邏輯電路的晶體管級實現(xiàn)方案的電路，其包括第一三極管、第二三極管、第三三極管、第四三極管、第五三極管、第六三極管、第七三極管、第八三極管、第九三極管、第十三極管、第十一三極管、第十二三極管，第一三極管的漏極與第七三極管的漏極連接，第一三極管的柵極與第五三極管的柵極連接，第一三極管、第七三極管的源極與第二三極管、第八三極管的漏極都連接，第二三極管的柵極與第九三極管的柵極連接，第二三極管、第八三極管的源極與第三三極管的漏極都連接，第三三極管的柵極與第十一三極管的柵極連接，第三三極管的源極與第四三極管的漏極連接，第四三極管的柵極與第十二三極管的柵極連接，第四三極管的源極與第五三極管、第九三極管、第十一三極管、第十二三極管的漏極都連接，第五三極管的源極與第六三極管的漏極連接，第六三極管的柵極與第七三極管的柵極連接，第六三極管、第十三極管、第十一三極管、第十二三極管的源極都接地，第八三極管的柵極與第十三極管的柵極連接，第九三極管的源極與第十三極管的漏極連接。優(yōu)選地，第一三極管、第二三極管、第三三極管、第四三極管、第七三極管、第八三極管都是PMOS管。優(yōu)選地，第五三極管、第六三極管、第九三極管、第十三極管、第十一三極管、第十二三極管都是NMOS管。本專利技術(shù)的積極進步效果在于：本專利技術(shù)削減晶體管數(shù)目，晶體管數(shù)目從20個被消減到12個，這達到了降低晶體管數(shù)目的目的，最終實現(xiàn)了達到同樣的邏輯功能所占用的硅片面積的大幅削減的目的。附圖說明圖1為本專利技術(shù)六輸入端組合邏輯電路的晶體管級實現(xiàn)方案的電路的電路圖。圖2為現(xiàn)有技術(shù)的原理圖。具體實施方式下面結(jié)合附圖給出本專利技術(shù)較佳實施例，以詳細(xì)說明本專利技術(shù)的技術(shù)方案。如圖1所示，本專利技術(shù)六輸入端組合邏輯電路的晶體管級實現(xiàn)方案的電路包括第一三極管Q1、第二三極管Q2、第三三極管Q3、第四三極管Q4、第五三極管Q5、第六三極管Q6、第七三極管Q7、第八三極管Q8、第九三極管Q9、第十三極管Q10、第十一三極管Q11、第十二三極管Q12。第一三極管Q1的漏極與第七三極管Q7的漏極連接，第一三極管Q1的柵極與第五三極管Q5的柵極連接，第一三極管Q1、第七三極管Q7的源極與第二三極管Q2、第八三極管Q8的漏極都連接，第二三極管Q2的柵極與第九三極管Q9的柵極連接，第二三極管Q2、第八三極管Q8的源極與第三三極管Q3的漏極都連接，第三三極管Q3的柵極與第十一三極管Q11的柵極連接，第三三極管Q3的源極與第四三極管Q4的漏極連接，第四三極管Q4的柵極與第十二三極管Q12的柵極連接，第四三極管Q4的源極與第五三極管Q5、第九三極管Q9、第十一三極管Q11、第十二三極管Q12的漏極都連接，第五三極管Q5的源極與第六三極管Q6的漏極連接，第六三極管Q6的柵極與第七三極管Q7的柵極連接，第六三極管Q6、第十三極管Q10、第十一三極管Q11、第十二三極管Q12的源極都接地，第八三極管Q8的柵極與第十三極管Q10的柵極連接，第九三極管Q9的源極與第十三極管Q10的漏極連接。第一三極管Q1、第二三極管Q2、第三三極管Q3、第四三極管Q4、第七三極管Q7、第八三極管Q8都是PMOS管，第五三極管Q5、第六三極管Q6、第九三極管Q9、第十三極管Q10、第十一三極管Q11、第十二三極管Q12都是NMOS管。本專利技術(shù)的工作原理如下：本專利技術(shù)可以把本實現(xiàn)方案做成標(biāo)準(zhǔn)單元(standardcell)，以方便以后使用時調(diào)用。綜上所述，本專利技術(shù)削減晶體管數(shù)目，達到了降低晶體管數(shù)目的目的，最終實現(xiàn)了達到同樣的邏輯功能所占用的硅片面積的大幅削減的目的。以上所述的具體實施例，對本專利技術(shù)的解決的技術(shù)問題、技術(shù)方案和有益效果進行了進一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本專利技術(shù)的具體實施例而已，并不用于限制本專利技術(shù)，凡在本專利技術(shù)的精神和原則之內(nèi)，所做的任何修改、等同替換、改進等，均應(yīng)包含在本專利技術(shù)的保護范圍之內(nèi)。本文檔來自技高網(wǎng)...

【技術(shù)保護點】
一種六輸入端組合邏輯電路的晶體管級實現(xiàn)方案的電路，其特征在于，其包括第一三極管、第二三極管、第三三極管、第四三極管、第五三極管、第六三極管、第七三極管、第八三極管、第九三極管、第十三極管、第十一三極管、第十二三極管，第一三極管的漏極與第七三極管的漏極連接，第一三極管的柵極與第五三極管的柵極連接，第一三極管、第七三極管的源極與第二三極管、第八三極管的漏極都連接，第二三極管的柵極與第九三極管的柵極連接，第二三極管、第八三極管的源極與第三三極管的漏極都連接，第三三極管的柵極與第十一三極管的柵極連接，第三三極管的源極與第四三極管的漏極連接，第四三極管的柵極與第十二三極管的柵極連接，第四三極管的源極與第五三極管、第九三極管、第十一三極管、第十二三極管的漏極都連接，第五三極管的源極與第六三極管的漏極連接，第六三極管的柵極與第七三極管的柵極連接，第六三極管、第十三極管、第十一三極管、第十二三極管的源極都接地，第八三極管的柵極與第十三極管的柵極連接，第九三極管的源極與第十三極管的漏極連接。

【技術(shù)特征摘要】
1.一種六輸入端組合邏輯電路的晶體管級實現(xiàn)方案的電路，其特征在于，其包括第一三極管、第二三極管、第三三極管、第四三極管、第五三極管、第六三極管、第七三極管、第八三極管、第九三極管、第十三極管、第十一三極管、第十二三極管，第一三極管的漏極與第七三極管的漏極連接，第一三極管的柵極與第五三極管的柵極連接，第一三極管、第七三極管的源極與第二三極管、第八三極管的漏極都連接，第二三極管的柵極與第九三極管的柵極連接，第二三極管、第八三極管的源極與第三三極管的漏極都連接，第三三極管的柵極與第十一三極管的柵極連接，第三三極管的源極與第四三極管的漏極連接，第四三極管的柵極與第十二三極管的柵極連接，第四三極管的源極與第五三極管、第...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：唐立偉，任軍，
申請(專利權(quán))人：合肥恒爍半導(dǎo)體有限公司，
類型：發(fā)明
國別省市：安徽,34