五輸入端組合邏輯電路的晶體管級實現方案的電路制造技術

本發明專利技術公開了一種五輸入端組合邏輯電路的晶體管級實現方案的電路，其包括第一三極管、第二三極管、第三三極管、第四三極管、第五三極管、第六三極管、第七三極管等，第一三極管的柵極和第六三極管的柵極連接，第一三極管的源極和第二三極管的漏極連接，第二三極管的柵極和第七三極管的柵極連接，第二三極管的源極和第三三極管的漏極連接，第三三極管的柵極和第八三極管的柵極連接，第四三極管的柵極和第九三極管的柵極連接，第四三極管的源極和第五三極管的漏極連接，第五三極管的柵極和第十三極管的柵極連接等。本發明專利技術削減晶體管數目，達到了降低晶體管數目的目的，最終實現了達到同樣的邏輯功能所占用的硅片面積的大幅削減的目的。

【技術實現步驟摘要】
五輸入端組合邏輯電路的晶體管級實現方案的電路
本專利技術涉及一種組合邏輯的電路，特別是涉及一種五輸入端組合邏輯電路的晶體管級實現方案的電路。
技術介紹
現有技術實現該五輸入端組合邏輯電路的晶體管級實現方案的電路存在以下缺點和不足之處：一，電路復雜、所需邏輯門數目較多現有技術要實現邏輯Y＝～(A+B+C+D+E)，經硬件描述語言Verilog代碼編譯，然后綜合后會是如圖2所示：它調用了2個反相器、1個3輸入端與非門和2個2輸入端或非門。二，信號傳輸延遲大信號經此三級門的傳輸，由于門本身固有的延遲，從輸入到輸出的總的傳輸延遲加大。輸入到輸出的傳輸延遲太大，對于頻率高，對信號延遲大小很關心的電路將會是致命的。三，所需電路成本高由于現有電路使用了2個反相器、1個3輸入端與非門和2個2輸入端或非門。，這總體是需要18個晶體管的，由于晶體管數目較多，導致其所占用的硅片面積較大。
技術實現思路
本專利技術所要解決的技術問題是提供一種五輸入端組合邏輯電路的晶體管級實現方案的電路，其削減晶體管數目，本方案只需要10個晶體管，這達到了降低晶體管數目的目的，最終實現了達到同樣的邏輯功能所占用的硅片面積的大幅削減的目的。本專利技術是通過下述技術方案來解決上述技術問題的：一種五輸入端組合邏輯電路的晶體管級實現方案的電路，其特征在于，其包括第一三極管、第二三極管、第三三極管、第四三極管、第五三極管、第六三極管、第七三極管、第八三極管、第九三極管、第十三極管，第一三極管的柵極和第六三極管的柵極連接，第一三極管的源極和第二三極管的漏極連接，第二三極管的柵極和第七三極管的柵極連接，第二三極管的源極和第三三極管的漏極連接，第三三極管的柵極和第八三極管的柵極連接，第三三極管的源極和第四三極管的漏極連接，第四三極管的柵極和第九三極管的柵極連接，第四三極管的源極和第五三極管的漏極連接，第五三極管的柵極和第十三極管的柵極連接，第五三極管的源極、第六三極管的漏極、第七三極管的漏極、第八三極管的漏極、第九三極管的漏極和第十三極管的漏極相連接，第六三極管的源極、第七三極管的源極、第八三極管的源極、第九三極管的源極和第十三極管的源極相連接且接地。優選地，所述第一三極管、第二三極管、第三三極管、第四三極管、第五三極管都是PMOS管。優選地，所述第六三極管、第七三極管、第八三極管、第九三極管、第十三極管都是NMOS管。本專利技術的積極進步效果在于：本專利技術削減晶體管數目，晶體管數目從18個被消減到10個，這達到了降低晶體管數目的目的，最終實現了達到同樣的邏輯功能所占用的硅片面積的大幅削減的目的。附圖說明圖1為本專利技術五輸入端組合邏輯電路的晶體管級實現方案的電路的電路圖。圖2為現有技術的原理圖。具體實施方式下面結合附圖給出本專利技術較佳實施例，以詳細說明本專利技術的技術方案。如圖1所示，本專利技術五輸入端組合邏輯電路的晶體管級實現方案的電路包括第一三極管Q1、第二三極管Q2、第三三極管Q3、第四三極管Q4、第五三極管Q5、第六三極管Q6、第七三極管Q7、第八三極管Q8、第九三極管Q9、第十三極管Q10，第一三極管Q1的柵極和第六三極管Q6的柵極連接，第一三極管Q1的源極和第二三極管Q2的漏極連接，第二三極管Q2的柵極和第七三極管Q7的柵極連接，第二三極管Q2的源極和第三三極管Q3的漏極連接，第三三極管Q3的柵極和第八三極管Q8的柵極連接，第三三極管Q3的源極和第四三極管Q4的漏極連接，第四三極管Q4的柵極和第九三極管Q9的柵極連接，第四三極管Q4的源極和第五三極管Q5的漏極連接，第五三極管Q5的柵極和第十三極管Q10的柵極連接，第五三極管Q5的源極、第六三極管Q6的漏極、第七三極管Q7的漏極、第八三極管Q8的漏極、第九三極管Q9的漏極和第十三極管Q10的漏極相連接，第六三極管Q6的源極、第七三極管Q7的源極、第八三極管Q8的源極、第九三極管Q9的源極和第十三極管Q10的源極相連接且接地。第一三極管Q1、第二三極管Q2、第三三極管Q3、第四三極管Q4、第五三極管Q5都是PMOS管。第六三極管Q6、第七三極管Q7、第八三極管Q8、第九三極管Q9、第十三極管Q10都是NMOS管。本專利技術的工作原理如下：本專利技術可以把本實現方案做成標準單元(standardcell)，以方便以后使用時調用。綜上所述，本專利技術削減晶體管數目，晶體管數目從18個被消減到10個，這達到了降低晶體管數目的目的，最終實現了達到同樣的邏輯功能所占用的硅片面積的大幅削減的目的。以上所述的具體實施例，對本專利技術的解決的技術問題、技術方案和有益效果進行了進一步詳細說明，所應理解的是，以上所述僅為本專利技術的具體實施例而已，并不用于限制本專利技術，凡在本專利技術的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本專利技術的保護范圍之內。本文檔來自技高網...

【技術保護點】
一種五輸入端組合邏輯電路的晶體管級實現方案的電路，其特征在于，其包括第一三極管、第二三極管、第三三極管、第四三極管、第五三極管、第六三極管、第七三極管、第八三極管、第九三極管、第十三極管，第一三極管的柵極和第六三極管的柵極連接，第一三極管的源極和第二三極管的漏極連接，第二三極管的柵極和第七三極管的柵極連接，第二三極管的源極和第三三極管的漏極連接，第三三極管的柵極和第八三極管的柵極連接，第三三極管的源極和第四三極管的漏極連接，第四三極管的柵極和第九三極管的柵極連接，第四三極管的源極和第五三極管的漏極連接，第五三極管的柵極和第十三極管的柵極連接，第五三極管的源極、第六三極管的漏極、第七三極管的漏極、第八三極管的漏極、第九三極管的漏極和第十三極管的漏極相連接，第六三極管的源極、第七三極管的源極、第八三極管的源極、第九三極管的源極和第十三極管的源極相連接且接地。

【技術特征摘要】
1.一種五輸入端組合邏輯電路的晶體管級實現方案的電路，其特征在于，其包括第一三極管、第二三極管、第三三極管、第四三極管、第五三極管、第六三極管、第七三極管、第八三極管、第九三極管、第十三極管，第一三極管的柵極和第六三極管的柵極連接，第一三極管的源極和第二三極管的漏極連接，第二三極管的柵極和第七三極管的柵極連接，第二三極管的源極和第三三極管的漏極連接，第三三極管的柵極和第八三極管的柵極連接，第三三極管的源極和第四三極管的漏極連接，第四三極管的柵極和第九三極管的柵極連接，第四三極管的源極和第五三極管的漏極連接，第五三極管的柵極和第十三極管的...

【專利技術屬性】
技術研發人員：唐立偉，任軍，
申請(專利權)人：合肥恒爍半導體有限公司，
類型：發明
國別省市：安徽,34