一種半導體器件及其制造方法技術

本發明專利技術提供一種半導體器件及其制造方法，涉及半導體技術領域。所述方法包括：提供半導體襯底，在所述半導體襯底的表面上形成有鰭片；在所述半導體襯底上依次形成覆蓋所述鰭片的溝道柵極區域的高k介電層、功函數調制層和金屬柵極，其中，對于PMOS，所述功函數調制層包括第一功函數調制層，對于NMOS，所述功函數調制層包括第二功函數調制層。根據本發明專利技術的制造方法，采用形成功函數調制層的方法來實現對FinFET器件閾值電壓的調制，而不使用閾值電壓離子注入步驟，可以避免離子注入對鰭片造成損傷以及陰影效應產生的負面影響，同時采用本發明專利技術的制造方法可以形成具有多閾值電壓金屬柵極的半導體器件，進而可顯著提高器件的良率和性能。

A semiconductor device and a method of manufacturing the same

The invention provides a semiconductor device and a manufacturing method thereof, relating to the field of semiconductor technology. The method includes: providing a semiconductor substrate, a fin formed on the surface of the semiconductor substrate; on the semiconductor substrate are formed of high k dielectric layer, function layer and metal gate modulation, channel gate area covering the fins which, for PMOS, the work function modulation layer including the first work function modulation layer for NMOS, the work function modulation layer includes second work function modulation layer. According to the manufacturing method of the invention, the method is successful to realize the modulation function modulation layer on the threshold voltage of the FinFET device, and do not use the threshold voltage of ion implantation steps, can avoid the negative effects of damage and shadow effect of fin ion implantation, the manufacturing method of the invention can form a semiconductor device having multiple threshold voltage the metal gate at the same time, which can significantly improve the yield rate and the performance of the device.

【技術實現步驟摘要】
一種半導體器件及其制造方法
本專利技術涉及半導體
，具體而言涉及一種半導體器件及其制造方法。
技術介紹
隨著CMOS器件尺寸的不斷縮小，促進了三維設計如鰭片場效應晶體管(FinFET)的發展。相對于現有的平面晶體管，FinFET器件在溝道控制以及降低短溝道效應等方面具有更加優越的性能。當器件發展到14nm技術節點時，FinFET器件由于其優越的性能而成為了主流器件。然而，隨著半導體器件尺寸的不斷縮小，FinFET器件的閾值電壓(Vt)調節離子注入的實現變的越來越來難，主要是因為離子注入對鰭片的損傷很難控制，以及很難避免的陰影效應(shadoweffect)。28nm技術節點之前的制程離子注入和摻雜雜質激活仍然是主流的用于調節閾值電壓的方法，并且閾值電壓調節離子注入仍然被應用于FinFET器件，但是在其工藝過程中，必須非常小心謹慎來避免對鰭片造成損傷。這就意味著必須很好的控制摻雜雜質劑量、摻雜深度和輪廓以及雜質激活熱量預算等所有參數。甚至通過微調離子注入也很難避免陰影效應的產生。因此，有必要提出一種新的半導體器件的制造方法，以解決上述技術問題。
技術實現思路
在
技術實現思路
部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本專利技術的
技術實現思路
部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。針對現有技術的不足，本專利技術實施例一中提供一種半導體器件的制造方法，所述方法包括：提供半導體襯底，在所述半導體襯底的表面上形成有鰭片；在所述半導體襯底上依次形成覆蓋所述鰭片的溝道柵極區域的高k介電層、功函數調制層和金屬柵極，其中，對于PMOS，所述功函數調制層包括第一功函數調制層，對于NMOS，所述功函數調制層包括第二功函數調制層。進一步，對于PMOS，所述功函數調制層包括自下而上鋁含量由低到高逐漸變化的鋁摻雜的第一功函數調制層，對于NMOS，所述功函數調制層包括自下而上氮含量由低到高逐漸變化的氮摻雜的第二功函數調制層。進一步，對于PMOS，形成所述功函數調制層的步驟包括：形成由第一功函數調制層、鋁摻雜的第一功函數調制層和第一功函數調制層依次組成的第一疊層的步驟。進一步，對于PMOS，形成所述功函數調制層的步驟還包括：多次循環執行形成所述第一疊層的步驟。進一步，所述鋁摻雜的第一功函數調制層中鋁的含量從5％逐漸調節到20％。進一步，所述第一功函數調制層的材料包括氮化鈦TiN。進一步，對于NMOS，形成所述功函數調制層的步驟包括：形成由第一功函數調制層、鋁摻雜的第一功函數調制層和第一功函數調制層依次組成的第二疊層的步驟。進一步，對于NMOS，形成所述功函數調制層的步驟還包括：多次循環執行形成所述第二疊層的步驟。進一步，氮摻雜的第二功函數調制層中氮的含量從5％逐漸調節到15％。進一步，其特征在于，所述第二功函數調制層的材料包括TiAl。進一步，還包括在所述高k介電層和所述功函數調制層之間形成覆蓋層，以及在所述功函數調制層和金屬柵極之間形成阻擋層的步驟。本專利技術實施例二提供一種如前述的制造方法形成的半導體器件，包括：半導體襯底，位于所述半導體襯底的表面上形成有鰭片；依次位于所述半導體襯底上并覆蓋所述鰭片的溝道柵極區域的高k介電層、功函數調制層和金屬柵極，對于PMOS，所述功函數調制層包括第一功函數調制層，對于NMOS，所述功函數調制層包括第二功函數調制層。進一步，對于PMOS，所述功函數調制層包括自下而上鋁含量由低到高逐漸變化的鋁摻雜的第一功函數調制層，對于NMOS，所述功函數調制層包括自下而上氮含量由低到高逐漸變化的氮摻雜的第二功函數調制層。進一步，所述第一功函數調制層為氮化鈦，所述第二功函數調制層為TiAl。進一步，對于PMOS，所述功函數調制層包括：由第一功函數調制層、鋁摻雜的第一功函數調制層和第一功函數調制層依次組成的第一疊層。進一步，對于PMOS，所述功函數調制層由多個所述第一疊層組成。進一步，所述鋁摻雜的第一功函數調制層中鋁的含量從5％逐漸調節到20％。進一步，對于NMOS，所述功函數調制層包括：由第二功函數調制層、氮摻雜的第二功函數調制層和第二功函數調制層依次組成的第二疊層。進一步，對于NMOS，所述功函數調制層由多個所述第二疊層組成。進一步，氮摻雜的第二功函數調制層中氮的含量從5％逐漸調節到15％。綜上所述，根據本專利技術的制造方法，采用形成功函數調制層的方法來實現對FinFET器件閾值電壓的調制，而不使用閾值電壓離子注入步驟，可以避免離子注入對鰭片造成損傷以及陰影效應產生的負面影響，同時采用本專利技術的制造方法可以形成具有多閾值電壓金屬柵極的半導體器件，進而可顯著提高器件的良率和性能。附圖說明本專利技術的下列附圖在此作為本專利技術的一部分用于理解本專利技術。附圖中示出了本專利技術的實施例及其描述，用來解釋本專利技術的原理。附圖中：圖1A-圖1B為本專利技術的一個實施例的一種半導體器件的制造方法的相關步驟形成的結構的剖視圖，其中圖1A對應PMOS，圖1B對應NMOS；圖2A-圖2B為本專利技術的另一個實施例的一種半導體器件的制造方法的相關步驟形成的結構的剖視圖；圖3A-圖3D為根據本專利技術的制造方法形成的功函數調制層的剖視圖，其中圖3A-圖3B對應PMOS，圖3C-圖3D對應NMOS；圖4為本專利技術的一個實施例的一種半導體器件的制造方法的示意性流程圖。具體實施方式在下文的描述中，給出了大量具體的細節以便提供對本專利技術更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本專利技術可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本專利技術發生混淆，對于本領域公知的一些技術特征未進行描述。應當理解的是，本專利技術能夠以不同形式實施，而不應當解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本專利技術的范圍完全地傳遞給本領域技術人員。在附圖中，為了清楚，層和區的尺寸以及相對尺寸可能被夸大。自始至終相同附圖標記表示相同的元件。應當明白，當元件或層被稱為“在...上”、“與...相鄰”、“連接到”或“耦合到”其它元件或層時，其可以直接地在其它元件或層上、與之相鄰、連接或耦合到其它元件或層，或者可以存在居間的元件或層。相反，當元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其它元件或層時，則不存在居間的元件或層。應當明白，盡管可使用術語第一、第二、第三等描述各種元件、部件、區、層和/或部分，這些元件、部件、區、層和/或部分不應當被這些術語限制。這些術語僅僅用來區分一個元件、部件、區、層或部分與另一個元件、部件、區、層或部分。因此，在不脫離本專利技術教導之下，下面討論的第一元件、部件、區、層或部分可表示為第二元件、部件、區、層或部分。空間關系術語例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在這里可為了方便描述而被使用從而描述圖中所示的一個元件或特征與其它元件或特征的關系。應當明白，除了圖中所示的取向以外，空間關系術語意圖還包括使用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉，然后，描述為“在其它元件下面”或“在其之下”或“在其下”本文檔來自技高網...

【技術保護點】
一種半導體器件的制造方法，所述方法包括：提供半導體襯底，在所述半導體襯底的表面上形成有鰭片；在所述半導體襯底上依次形成覆蓋所述鰭片的溝道柵極區域的高k介電層、功函數調制層和金屬柵極，其中，對于PMOS，所述功函數調制層包括第一功函數調制層，對于NMOS，所述功函數調制層包括第二功函數調制層。

【技術特征摘要】
1.一種半導體器件的制造方法，所述方法包括：提供半導體襯底，在所述半導體襯底的表面上形成有鰭片；在所述半導體襯底上依次形成覆蓋所述鰭片的溝道柵極區域的高k介電層、功函數調制層和金屬柵極，其中，對于PMOS，所述功函數調制層包括第一功函數調制層，對于NMOS，所述功函數調制層包括第二功函數調制層。2.根據權利要求1所述的制造方法，其特征在于，對于PMOS，所述功函數調制層包括自下而上鋁含量由低到高逐漸變化的鋁摻雜的第一功函數調制層，對于NMOS，所述功函數調制層包括自下而上氮含量由低到高逐漸變化的氮摻雜的第二功函數調制層。3.根據權利要求2所述的制造方法，其特征在于，對于PMOS，形成所述功函數調制層的步驟包括：形成由第一功函數調制層、鋁摻雜的第一功函數調制層和第一功函數調制層依次組成的第一疊層的步驟。4.根據權利要求3所述的制造方法，其特征在于，對于PMOS，形成所述功函數調制層的步驟還包括：多次循環執行形成所述第一疊層的步驟。5.根據權利要求2所述的制造方法，其特征在于，所述鋁摻雜的第一功函數調制層中鋁的含量從5％逐漸調節到20％。6.根據權利要求1至5任一項所述的制造方法，其特征在于，所述第一功函數調制層的材料包括氮化鈦TiN。7.根據權利要求2所述的制造方法，其特征在于，對于NMOS，形成所述功函數調制層的步驟包括：形成由第一功函數調制層、鋁摻雜的第一功函數調制層和第一功函數調制層依次組成的第二疊層的步驟。8.根據權利要求7所述的制造方法，其特征在于，對于NMOS，形成所述功函數調制層的步驟還包括：多次循環執行形成所述第二疊層的步驟。9.根據權利要求2所述的制造方法，其特征在于，氮摻雜的第二功函數調制層中氮的含量從5％逐漸調節到15％。10.根據權利要求1或2或7或8或9所述的制造方法，其特征在于，所述第二功函數調制層的材料包括TiAl。11.根據權利要求1所述...

【專利技術屬性】
技術研發人員：徐建華，謝欣云，
申請(專利權)人：中芯國際集成電路制造上海有限公司，中芯國際集成電路制造北京有限公司，
類型：發明
國別省市：上海,31