半導(dǎo)體元件及其制作方法技術(shù)

本發(fā)明專利技術(shù)公開一種半導(dǎo)體元件及其制作方法。該制作半導(dǎo)體元件的方法為首先提供一基底，該基底上具有一鰭狀結(jié)構(gòu)，然后形成一第一淺溝隔離于鰭狀結(jié)構(gòu)周圍，將鰭狀結(jié)構(gòu)分隔為一第一部分與一第二部分，以及形成一第二淺溝隔離于第一部分及第二部分之間。

Semiconductor element and manufacturing method thereof

The invention discloses a semiconductor component and a manufacturing method thereof. The method for manufacturing semiconductor element for a substrate is provided, having a fin structure on the substrate, then forming a first shallow trench isolation on the fin structure around the fin structure is divided into a first part and a second part, and forming a second shallow trench isolation in the first and two part.

【技術(shù)實現(xiàn)步驟摘要】

本專利技術(shù)涉及一種制作半導(dǎo)體元件的方法，尤其是涉及一種于鰭狀結(jié)構(gòu)與鰭狀結(jié)構(gòu)之間制作淺溝隔離的方法。
技術(shù)介紹
近年來，隨著場效晶體管(fieldeffecttransistors,FETs)元件尺寸持續(xù)地縮小，現(xiàn)有平面式(planar)場效晶體管元件的發(fā)展已面臨制作工藝上的極限。為了克服制作工藝限制，以非平面(non-planar)的場效晶體管元件，例如鰭狀場效晶體管(finfieldeffecttransistor,FinFET)元件來取代平面晶體管元件已成為目前的主流發(fā)展趨勢。由于鰭狀場效晶體管元件的立體結(jié)構(gòu)可增加?xùn)艠O與鰭狀結(jié)構(gòu)的接觸面積，因此，可進(jìn)一步增加?xùn)艠O對于載流子通道區(qū)域的控制，從而降低小尺寸元件面臨的漏極引發(fā)能帶降低(draininducedbarrierlowering,DIBL)效應(yīng)，并可以抑制短通道效應(yīng)(shortchanneleffect,SCE)。再者，由于鰭狀場效晶體管元件在同樣的柵極長度下會具有更寬的通道寬度，因而可獲得加倍的漏極驅(qū)動電流。甚而，晶體管元件的臨界電壓(thresholdvoltage)亦可通過調(diào)整柵極的功函數(shù)而加以調(diào)控。在現(xiàn)行的鰭狀場效晶體管元件制作工藝中，鰭狀結(jié)構(gòu)經(jīng)由分割后通常會填入絕緣物形成淺溝隔離。然而被分隔后的鰭狀結(jié)構(gòu)與鰭狀結(jié)構(gòu)之間的淺溝隔離通常會因制作工藝的因素形成擴(kuò)口并影響后續(xù)柵極結(jié)構(gòu)的設(shè)置。因此如何改良現(xiàn)有鰭狀場效晶體管制作工藝與架構(gòu)即為現(xiàn)今一重要課題。
技術(shù)實現(xiàn)思路
為解決上述問題，本專利技術(shù)優(yōu)選實施例公開一種制作半導(dǎo)體元件的方法。首先提供一基底，該基底上具有一鰭狀結(jié)構(gòu)，然后形成一第一淺溝隔離于鰭狀結(jié)構(gòu)周圍，將鰭狀結(jié)構(gòu)分隔為一第一部分與一第二部分，以及形成一第二淺溝隔離于第一部分及第二部分之間。本專利技術(shù)另一實施例公開一種半導(dǎo)體元件，其包含：一基底；一鰭狀結(jié)構(gòu)設(shè)于基底上，該鰭狀結(jié)構(gòu)包含一第一部分以及一第二部分；以及一第一淺溝隔離設(shè)于第一部分及第二部分之間，且第一淺溝隔離具有一凹陷部。附圖說明圖1至圖10為本專利技術(shù)優(yōu)選實施例制作一半導(dǎo)體元件的方法示意圖；圖11為本專利技術(shù)另一實施例的半導(dǎo)體元件結(jié)構(gòu)示意圖。主要元件符號說明12基底14第一區(qū)域16第二區(qū)域18襯墊氧化層20襯墊氮化層22硬掩模24鰭狀結(jié)構(gòu)26溝槽28絕緣層30淺溝隔離32開口34第一部分36第二部分38絕緣層40淺溝隔離42凹陷部44柵極絕緣層46柵極結(jié)構(gòu)48柵極結(jié)構(gòu)50多晶硅材料52間隙壁54源極/漏極區(qū)域56外延層58接觸洞蝕刻停止層60層間介電層62金屬柵極64金屬柵極66介質(zhì)層68高介電常數(shù)介電層70功函數(shù)金屬層72低阻抗金屬層74接觸洞蝕刻停止層76層間介電層80上凹表面82谷點84頂點86突起部h高度具體實施方式請參照圖1至圖10，圖1至圖10為本專利技術(shù)優(yōu)選實施例制作一半導(dǎo)體元件的方法示意圖。如圖1所示，首先提供一基底12，例如一硅基底或硅覆絕緣(silicononinsulator,SOI)基板，并于基底12上定義一第一區(qū)域14與一第二區(qū)域16。在本實施例中，第二區(qū)域16優(yōu)選于后續(xù)制作工藝中用來形成鰭狀結(jié)構(gòu)之間的淺溝隔離，第一區(qū)域14則為第二區(qū)域16旁的區(qū)域，或更具體而言第二區(qū)域16旁用來形成鰭狀結(jié)構(gòu)晶體管的主動區(qū)域。然后依序形成一襯墊氧化層18、一襯墊氮化層20以及一由氧化物所構(gòu)成的硬掩模22于基底12上，并進(jìn)行一光刻暨蝕刻制作工藝，去除部分硬掩模22、部分襯墊氮化層20與部分襯墊氧化層18，以于基底12中上形成鰭狀結(jié)構(gòu)24以及一溝槽26環(huán)繞鰭狀結(jié)構(gòu)24。接著如圖2所示，進(jìn)行一可流動式化學(xué)氣相沉積(flowablechemicalvapordeposition,FCVD)制作工藝形成一絕緣層28于硬掩模22上并填滿溝槽26。其中絕緣層28可包含氧化物，例如二氧化硅，但不局限于此。如圖3所示，隨后進(jìn)行一平坦化制作工藝，例如利用化學(xué)機(jī)械研磨(chemicalmechanicalpolishing,CMP)去除部分絕緣層28、硬掩模22與襯墊氮化層20，使剩余的絕緣層28上表面與襯墊氧化層18上表面切齊并同時形成一淺溝隔離30于鰭狀結(jié)構(gòu)24周圍。如圖4所示，接著進(jìn)行一光刻暨蝕刻制作工藝，例如先形成一圖案化掩模(圖未示)于部分鰭狀結(jié)構(gòu)24與淺溝隔離30上并暴露第二區(qū)域14，然后利用蝕刻去除未被圖案化掩模所遮蔽的部分襯墊氧化層18與部分鰭狀結(jié)構(gòu)24，以于鰭狀結(jié)構(gòu)24中形成一開口32并同時將鰭狀結(jié)構(gòu)24分隔為一第一部分34與第二部分36。然后如圖5所示，進(jìn)行一原子沉積(atomiclayerdeposition,ALD)制作工藝以形成一絕緣層38于第一部分34與第二部分36上并填滿開口32。在本實施例中，所形成的絕緣層38優(yōu)選包含氧化物，例如二氧化硅，但不局限于此。如圖6所示，接著進(jìn)行一蝕刻制作工藝去除部分絕緣層38與部分淺溝隔離30，使淺溝隔離30上表面略低于鰭狀結(jié)構(gòu)24上表面并同時形成另一淺溝隔離40于第二區(qū)域16，特別是鰭狀結(jié)構(gòu)24的第一部分34與第二部分36之間。值得注意的是，由于第一部分34與第二部分36之間的淺溝隔離40是以ALD方式所形成，而淺溝隔離30則是以可流動式化學(xué)氣相沉積(FCVD)制作工藝來形成的，兩者蝕刻選擇比不同，因此以蝕刻去除部分絕緣層38形成淺溝隔離40與降低淺溝隔離30高度時設(shè)于第一區(qū)域14的淺溝隔離30優(yōu)選維持一平坦表面而第二區(qū)域16的淺溝隔離40則具有一凹陷部42。然后如圖7所示，先形成一柵極絕緣層44于鰭狀結(jié)構(gòu)24的第一部分34與第二部分36表面以及第二區(qū)域16的鰭狀結(jié)構(gòu)24側(cè)壁，再形成柵極結(jié)構(gòu)46于第一區(qū)域14的鰭狀結(jié)構(gòu)24上以及形成柵極結(jié)構(gòu)48于第二區(qū)域16的淺溝隔離40上。柵極結(jié)構(gòu)46、48的制作方式可依據(jù)制作工藝需求以先柵極(gatefirst)制作工藝、后柵極(gatelast)制作工藝的先高介電常數(shù)介電層(high-kfirst)制作工藝以及后柵極制作工藝的后高介電常數(shù)介電層(high-klast)制作工藝等方式制作完成。以本實施例的后高介電常數(shù)介電層制作工藝為例，可先于鰭狀結(jié)構(gòu)24與淺溝隔離40上形成優(yōu)選包含多晶硅材料50所構(gòu)成的柵極結(jié)構(gòu)46、48，然后于柵極結(jié)構(gòu)46、48側(cè)壁形成間隙壁52，其中間隙壁52可選自由二氧化硅、氮化硅、氮氧化硅以及氮碳化硅所構(gòu)成的群組，但不局限于此。接著于間隙壁52兩側(cè)的鰭狀結(jié)構(gòu)24以及/或基底12中形成一源極/漏極區(qū)域54及/或外延層56，并選擇性于源極/漏極區(qū)域54及/或外延層56的表面形成一金屬硅化物(圖未示)。如圖8所示，然后形成一接觸洞蝕刻停止層58于柵極結(jié)構(gòu)46、48與基底12上，其中接觸洞蝕刻停止層58可選擇任何具有應(yīng)力的材料，例如可選自由氮化硅以及氮碳化硅所構(gòu)成的群組，但并不局限于此。接著形成一層間介電層60于接觸洞蝕刻停止層58與鰭狀結(jié)構(gòu)24上，并進(jìn)行一平坦化制作工藝，例如利用CMP去除部分層間介電層60與部分接觸洞蝕刻停止層58以暴露出由多晶硅材料50所構(gòu)成的柵極電極，使柵極電極上表面與層間介電層60上表面齊平。其中層間介電層60可由任何包含氧化物的絕緣材料所構(gòu)成，例如四乙氧基硅烷(Tetraethylorthosilicate,TEOS)本文檔來自技高網(wǎng)...

【技術(shù)保護(hù)點】
一種制作半導(dǎo)體元件的方法，包含：提供一基底，該基底上具有一鰭狀結(jié)構(gòu)；形成一第一淺溝隔離于該鰭狀結(jié)構(gòu)周圍；將該鰭狀結(jié)構(gòu)分隔為一第一部分與一第二部分；以及形成一第二淺溝隔離于該第一部分及該第二部分之間。

【技術(shù)特征摘要】
1.一種制作半導(dǎo)體元件的方法，包含：提供一基底，該基底上具有一鰭狀結(jié)構(gòu)；形成一第一淺溝隔離于該鰭狀結(jié)構(gòu)周圍；將該鰭狀結(jié)構(gòu)分隔為一第一部分與一第二部分；以及形成一第二淺溝隔離于該第一部分及該第二部分之間。2.如權(quán)利要求1所述的方法，還包含：在形成該第一淺溝隔離后形成一開口于該鰭狀結(jié)構(gòu)中并由此將該鰭狀結(jié)構(gòu)分隔為該第一部分及該第二部分；進(jìn)行一原子沉積制作工藝以形成一絕緣層于該第一部分及該第二部分并填入該開口；以及進(jìn)行一蝕刻制作工藝去除部分該第一淺溝隔離及該絕緣層以形成該第二淺溝隔離。3.如權(quán)利要求1所述的方法，其中該第二淺溝隔離包含一凹陷部。4.如權(quán)利要求3所述的方法，其中該凹陷部包含一上凹表面，該上凹表面包含一谷點(valleypoint)與二頂點，且該二頂點分別接觸該第一部分及該第二部分。5.如權(quán)利要求4所述的方法，其中該第一淺溝隔離的上表面與該二頂點齊平。6.如權(quán)利要求1所述的方法，其中該第一淺溝隔離的上表面為一平面。7.如權(quán)利要求1所述的方法，還包含：形成一柵極絕緣層于該第一部分及該第二部分上；形成一柵極結(jié)構(gòu)于該第二淺溝隔離上；形成一間隙壁于該柵極結(jié)構(gòu)周圍；以及將該柵極結(jié)構(gòu)轉(zhuǎn)換為一金屬柵極。8.一種半導(dǎo)體元件，包含...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：曾奕銘，梁文安，黃振銘，
申請(專利權(quán))人：聯(lián)華電子股份有限公司，
類型：發(fā)明
國別省市：中國臺灣;71