半導(dǎo)體器件的鰭結(jié)構(gòu)及其制造方法和有源區(qū)域的制造方法技術(shù)

一種用于制造半導(dǎo)體器件的有源區(qū)域的方法包括在襯底中形成注入?yún)^(qū)域。該注入?yún)^(qū)域鄰近襯底的頂面。對(duì)襯底的頂面實(shí)施清洗處理。烘烤襯底的頂面。在襯底的頂面上形成外延層。本發(fā)明專利技術(shù)的實(shí)施例還涉及半導(dǎo)體器件的鰭結(jié)構(gòu)及其制造方法。

【技術(shù)實(shí)現(xiàn)步驟摘要】
半導(dǎo)體器件的鰭結(jié)構(gòu)及其制造方法和有源區(qū)域的制造方法
本專利技術(shù)的實(shí)施例涉及集成電路器件，更具體地，涉及半導(dǎo)體器件的鰭結(jié)構(gòu)及其制造方法和有源區(qū)域的制造方法。
技術(shù)介紹
隨著集成電路不斷地按比例縮小以及對(duì)集成電路的速度的要求越來(lái)越高，晶體管具有更高的驅(qū)動(dòng)電流和更小的尺寸。因此，開發(fā)了鰭式場(chǎng)效應(yīng)晶體管(FinFET)。FinFET晶體管具有增加的溝道寬度。通過形成包括位于鰭的側(cè)壁上的部分以及位于鰭的頂面上的部分的溝道來(lái)獲得溝道寬度的增加。由于晶體管的驅(qū)動(dòng)電流與溝道的寬度成正比，因此增加了FinFET的驅(qū)動(dòng)電流。
技術(shù)實(shí)現(xiàn)思路
本專利技術(shù)的實(shí)施例提供了一種用于制造半導(dǎo)體器件的有源區(qū)域的方法，包括：在襯底中形成注入?yún)^(qū)域，其中，所述注入?yún)^(qū)域鄰近所述襯底的頂面；對(duì)所述襯底的所述頂面實(shí)施清洗處理；烘烤所述襯底的所述頂面；以及在所述襯底的所述頂面上形成外延層。本專利技術(shù)的另一實(shí)施例提供了一種用于制造半導(dǎo)體器件的鰭結(jié)構(gòu)的方法，包括：在襯底中形成注入?yún)^(qū)域；在包括含氫氣體的環(huán)境中對(duì)所述襯底的頂面實(shí)施熱處理；在所述襯底的所述頂面上沉積外延層；以及在所述外延層和所述襯底中形成至少一個(gè)溝槽以在所述襯底上形成至少一個(gè)鰭。本專利技術(shù)的又一實(shí)施例提供了一種半導(dǎo)體器件的鰭結(jié)構(gòu)，包括：襯底，在所述襯底中具有注入?yún)^(qū)域和多個(gè)溝槽，其中，所述溝槽限定至少一個(gè)底部鰭部分，所述底部鰭部分包括所述注入?yún)^(qū)域的至少部分；以及外延鰭部分，設(shè)置在所述底部鰭部分上，其中，所述底部鰭部分和所述外延鰭部分的界面的氧濃度低于1.E+19原子/立方厘米。附圖說(shuō)明當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，從以下詳細(xì)描述可最佳理解本專利技術(shù)的各個(gè)方面。應(yīng)該指出，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各個(gè)部件未按比例繪制。實(shí)際上，為了清楚的討論，各個(gè)部件的尺寸可以任意地增大或減小。圖1A至圖1G是根據(jù)本專利技術(shù)的一些實(shí)施例的處于各個(gè)階段的用于制造半導(dǎo)體器件的鰭結(jié)構(gòu)的截面圖。圖2是根據(jù)本專利技術(shù)的一些實(shí)施例的表面處理的流程圖。圖3是圖2中的處于操作10(濕清洗工藝)、操作20(干清洗工藝)和操作30(烘烤工藝)的氧濃度的圖。圖4是處于操作10和操作30的襯底的頂面上的缺陷的數(shù)量的圖。圖5是用或沒用圖2中的操作30(烘烤工藝)的處理的圖1C中的結(jié)構(gòu)的氧濃度曲線的圖。圖6A、圖7、圖8和圖9A是根據(jù)本專利技術(shù)的一些實(shí)施例的處于各個(gè)階段的用于制造使用圖1G的鰭結(jié)構(gòu)的半導(dǎo)體器件的方法的立體圖。圖6B是一些實(shí)施例的圖6A的半導(dǎo)體器件的截面圖。圖9B是一些實(shí)施例的沿著圖9A的線B-B截取的截面圖。圖9C是一些實(shí)施例的沿著圖9A的線C-C截取的截面圖。圖10A是根據(jù)本專利技術(shù)的一些實(shí)施例的半導(dǎo)體器件的立體圖。圖10B是一些實(shí)施例的沿著圖10A的線B-B截取的截面圖。圖10C是一些實(shí)施例的沿著圖10A的線C-C截取的截面圖。具體實(shí)施方式以下公開內(nèi)容提供了許多用于實(shí)現(xiàn)所提供主題的不同特征的不同實(shí)施例或?qū)嵗Ｏ旅婷枋隽私M件和布置的具體實(shí)例以簡(jiǎn)化本專利技術(shù)。當(dāng)然，這些僅僅是實(shí)例，而不旨在限制本專利技術(shù)。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實(shí)施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實(shí)例。此外，本專利技術(shù)可在各個(gè)實(shí)施例中重復(fù)參考標(biāo)號(hào)和/或字符。該重復(fù)是為了簡(jiǎn)單和清楚的目的，并且其本身不指示所討論的各個(gè)實(shí)施例和/或配置之間的關(guān)系。而且，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空間相對(duì)術(shù)語(yǔ)，以描述如圖所示的一個(gè)元件或部件與另一個(gè)(或另一些)原件或部件的關(guān)系。除了圖中所示的方位外，空間相對(duì)術(shù)語(yǔ)旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉(zhuǎn)90度或在其他方位上)，而本文使用的空間相對(duì)描述符可以同樣地作出相應(yīng)的解釋。本專利技術(shù)的實(shí)施例提供了用于形成半導(dǎo)體器件的鰭結(jié)構(gòu)的一些方法和最終的結(jié)構(gòu)。如此處使用的，“鰭結(jié)構(gòu)”指的是半導(dǎo)體材料，該半導(dǎo)體材料用作鰭式場(chǎng)效應(yīng)晶體管的主體，其中，柵極電介質(zhì)和柵極放置在鰭結(jié)構(gòu)周圍，從而使得電荷向下流動(dòng)至鰭結(jié)構(gòu)的兩側(cè)上的溝道并且可選擇地沿著鰭結(jié)構(gòu)的頂面流動(dòng)。下面在塊狀硅襯底上形成具有單鰭或多鰭的finFET晶體管的鰭結(jié)構(gòu)的上下文中討論這些實(shí)施例。本領(lǐng)域中的普通技術(shù)人員應(yīng)該意識(shí)到本專利技術(shù)的實(shí)施例可以使用其它的配置。圖1A至圖1G是根據(jù)本專利技術(shù)的一些實(shí)施例的處于各個(gè)階段的用于制造半導(dǎo)體器件的鰭結(jié)構(gòu)的方法的截面圖。參照?qǐng)D1A。提供了襯底110。在一些實(shí)施例中，襯底110可以由半導(dǎo)體材料制成。襯底110可以包括但是不限于塊狀硅、塊狀鍺、塊狀硅鍺合金或塊狀I(lǐng)II-V族化合物半導(dǎo)體材料。在一些實(shí)施例中，襯底110包括未摻雜的塊狀硅。可以使用適用于半導(dǎo)體器件形成的其它材料。諸如石英、藍(lán)寶石和玻璃的其它材料可以可選地用于襯底110。在襯底110的頂面111上形成屏蔽層210。屏蔽層210可以防止襯底110受到隨后的離子注入的損害。可以通過諸如化學(xué)汽相沉積(CVD)和/或原子層沉積(ALD)的沉積工藝形成屏蔽層210。CVD是在大于室溫的溫度下由于氣態(tài)反應(yīng)物之間的化學(xué)反應(yīng)形成沉積的物質(zhì)的沉積工藝；其中，在表面上沉積反應(yīng)的固體產(chǎn)物，將在該表面上形成薄膜、涂層或固體產(chǎn)物的層。CVD的各個(gè)工藝包括但是不限于常壓CVD(APCVD)、低壓CVD(LPCVD)和等離子體增強(qiáng)CVD(EPCVD)、金屬有機(jī)CVD(MOCVD)并且也可以采用它們的組合。可選地，可以使用諸如熱氧化或熱氮化的生長(zhǎng)工藝形成屏蔽層210。在一些實(shí)施例中，通過CVD形成的屏蔽層210由諸如SiO2的氧化物制成。之后，在屏蔽層210上形成圖案化的掩模層220以用作離子注入掩模，并且在襯底110中形成穿過屏蔽層210和掩模層220的標(biāo)記M。標(biāo)記M可以使用蝕刻工藝形成并且配置為標(biāo)記襯底110的位置。因此，可以根據(jù)標(biāo)記M的位置確定襯底110中注入?yún)^(qū)域112的位置。在一些實(shí)施例中，標(biāo)記M是如圖1A所示的凹槽。然而，在一些其它實(shí)施例中，標(biāo)記M可以是其它合適的配置，并且要求保護(hù)的范圍不限于這個(gè)方面。在一些實(shí)施例中，圖案化的掩模層220可以是光刻膠，并且可以涂布在屏蔽層210上。之后，圖案化光刻膠以形成具有開口222的圖案化的掩模層220，開口222暴露襯底110上方的離子注入?yún)^(qū)。這樣，例如，使用限定離子注入?yún)^(qū)的掩模，通過曝光和顯影圖案化光刻膠。在一些其它實(shí)施例中，圖案化的掩模層220可以由其它合適的材料制成。襯底110的頂面111使用諸如離子注入的工藝摻雜以形成注入?yún)^(qū)域112。術(shù)語(yǔ)“離子注入”是物理工藝，其中，摻雜劑原子被電離或隔離、加速、形成為光束并且目標(biāo)是襯底110上。該離子穿透屏蔽層210并且殘留在頂面111下方深度d處，其中，深度d由某些參數(shù)控制。注入?yún)^(qū)域112的深度d可以為從約20埃至約在一些實(shí)施例中，可以使用離子注入裝置實(shí)施離子注入，其中，使用H、He、Ne、C、O、F、B、P或Si(包括它們的同位素)的至少一種。在一些實(shí)施例中，此處描述的半導(dǎo)體器件是P-溝道鰭式場(chǎng)效應(yīng)晶體管(finFET)，從而使得注入?yún)^(qū)域112是N-阱并且摻雜劑種類可以包括磷(P)或砷(As)。在一些其它實(shí)施例中，此處描述的半導(dǎo)體器件是N-溝道finFET，從而使得注入?yún)^(qū)本文檔來(lái)自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
一種用于制造半導(dǎo)體器件的有源區(qū)域的方法，包括：在襯底中形成注入?yún)^(qū)域，其中，所述注入?yún)^(qū)域鄰近所述襯底的頂面；對(duì)所述襯底的所述頂面實(shí)施清洗處理；烘烤所述襯底的所述頂面；以及在所述襯底的所述頂面上形成外延層。

【技術(shù)特征摘要】
2015.11.30 US 14/954,6611.一種用于制造半導(dǎo)體器件的有源區(qū)域的方法，包括：在襯底中形成注入?yún)^(qū)域，其中，所述注入?yún)^(qū)域鄰近所述襯底的頂面；對(duì)所述襯底的所述頂面實(shí)施清洗處理；烘烤所述襯底的所述頂面；以及在所述襯底的所述頂面上形成外延層。2.根據(jù)權(quán)利要求1所述的方法，其中，在750℃至900℃的范圍內(nèi)的溫度下實(shí)施所述烘烤。3.根據(jù)權(quán)利要求1所述的方法，其中，所述烘烤是氫烘烤工藝。4.根據(jù)權(quán)利要求1所述的方法，其中，所述注入?yún)^(qū)域包括硼(B)、磷(P)或它們的組合。5.根據(jù)權(quán)利要求1所述的方法，其中，所述清洗處理包括濕清洗工藝。6.根據(jù)權(quán)利要求1所述的方法，其中，所述清洗處理包括干清...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：林哲宇，游明華，李資良，楊建倫，
申請(qǐng)(專利權(quán))人：臺(tái)灣積體電路制造股份有限公司，
類型：發(fā)明
國(guó)別省市：中國(guó)臺(tái)灣,71