一種適用于PowerPC處理器的高可靠指令Cache制造技術

一種適用于PowerPC處理器的高可靠指令Cache，包括AXI總線接口單元、指令Cache塊緩存器、指令Cache控制器、指令Cache的數據存儲體、命中檢查器、指令寄存器、指令校驗電路、指令校驗碼讀出寄存器、校驗碼生成邏、校驗碼緩存器、檢驗碼存儲體，克服了現有的Cache不適用于航天、軍事、工業控制等工作環境較惡劣領域，容易導致存儲數據出現錯誤的問題，通過指令Cache的檢錯糾錯功能增強了PowerPC處理器在惡劣工作環境的適應性，提高PowerPC處理器的可靠性，通過擴展ECC+Parity校驗碼數據通路，提高了指令Cache的可靠性，具有較好的使用價值。

【技術實現步驟摘要】
一種適用于PowerPC處理器的高可靠指令Cache
本專利技術涉及數字計算機
，特別是一種適用于PowerPC處理器的高可靠指令Cache。
技術介紹
通常情況下，計算機程序是放在內存中的，處理器從內存讀取指令并執行。但內存的訪問速度較慢，對于目前的流水線處理器，執行一條指令的時間是1個處理器時鐘周期，而訪問內存的時間是30-100個處理器時間周期。為了解決內存訪問速度慢的問題，最常用的方法是在處理器和內存之間設置一個容量較小，但訪問速度快的高速存儲器，即Cache。對于PowerPC等RISC處理器，存儲體系結構一般采用哈佛結構，即程序的指令存儲和數據存儲分開，因此在處理器的取指單元和內存之間設置指令Cache，在處理器的數據載入/存儲單元與內存之間設置數據Cache，兩者獨立。對于PowerPC處理器，因其指令長度固定，而數據長度可以在字節和四字之間變化，指令Cache和數據Cache的設計存在一定的差異。在一些應用場合，如航天應用場合，因外太空輻射的影響，Cache的存儲體可能在輻射作用下出現翻轉，即Cache存儲體中的值因單粒子事件出錯，導致程序執行出現錯誤，因此需要一種高可靠的Cache。
技術實現思路
本專利技術解決的技術問題是：克服現有技術的不足，提供了一種適用于PowerPC處理器的高可靠指令Cache，克服了現有的Cache不適用于航天、軍事、工業控制等工作環境較惡劣領域，容易導致存儲數據出現錯誤的問題。本專利技術的技術解決方案是：一種適用于PowerPC處理器的高可靠指令Cache，包括AXI總線接口單元、指令Cache塊緩存器、指令Cache控制器、指令Cache的數據存儲體、命中檢查器、指令寄存器、指令校驗電路、指令校驗碼讀出寄存器、校驗碼生成邏、校驗碼緩存器、檢驗碼存儲體，其中AXI總線接口單元，從外部PowerPC處理器的內存中讀取指令后送至指令Cache塊緩存器、校驗碼生成邏輯；指令Cache塊緩存器，當命中檢查為否時，接收指令后進行緩存，然后將指令送至指令寄存器，同時將當前指令對應的新標簽添加至標簽存儲CAM，進而更新標簽存儲CAM中的標簽，將當前指令送至指令Cache的數據存儲體中新標簽對應的地址存儲；所述的指令均與唯一的標簽對應，標簽包括指令在指令Cache的數據存儲體中的存儲地址、校驗碼；指令Cache控制器，控制命中檢查器進行命中檢查，如果命中檢查為是，則讀取指令Cache的數據存儲體中的指令送至指令寄存器，如果命中檢查為否，則控制AXI總線接口單元從PowerPC處理器的內存中讀取指令后送至指令Cache塊緩存器、校驗碼生成邏輯；指令Cache的數據存儲體，存儲指令；命中檢查器，讀取外部PowerPC處理器中地址生成器生成的地址，然后取外部PowerPC處理器中標簽存儲CAM中的標簽進行比對，如果比對一致，則輸出命中檢查為是，否則輸出命中檢查為否；指令寄存器，接收指令后進行存儲；指令校驗電路，讀取指令寄存器存儲的指令，同時讀取指令校驗碼讀出寄存器存儲的校驗碼，然后進行ECC+Parity校驗，將校驗通過的指令送至PowerPC處理器使用；指令校驗碼讀出寄存器，接收校驗碼并存儲；校驗碼生成邏輯，接收指令后使用ECC+Parity生成校驗碼，并送至校驗碼緩存器存儲；校驗碼緩存器，接收校驗碼生成邏輯發送的校驗碼，將校驗碼依次送至檢驗碼存儲體存儲；檢驗碼存儲體，當命中檢查為是時，將當前命中檢查標簽對應的校驗碼送至指令校驗碼讀出寄存器，當命中檢查為否時，讀取校驗碼緩存器中的校驗碼并送至指令校驗碼讀出寄存器。本專利技術與現有技術相比的優點在于：(1)本專利技術指令Cache裝置，克服了現有的Cache不適用于航天、軍事、工業控制等工作環境較惡劣領域，容易導致存儲數據出現錯誤的問題，通過指令Cache的檢錯糾錯功能增強了PowerPC處理器在惡劣工作環境的適應性，提高PowerPC處理器的可靠性；(2)本專利技術指令Cache裝置通過擴展ECC+Parity校驗碼數據通路，提高了指令Cache的可靠性，另外，本專利技術指令Cache裝置中ECC+Parity校驗碼的生成在寫指令Cache之前生成，校驗碼的檢查在指令寄存器之后進行，不會影響指令Cache的訪問時間，在提高PowerPC處理器可靠性的同時，不會降低PowerPC處理器的性能。附圖說明圖1為本專利技術一種適用于PowerPC處理器的高可靠指令Cache結構圖；圖2為本專利技術Cache中指令Cache數據存儲體的訪問時序圖；圖3為本專利技術一種適用于PowerPC處理器的高可靠指令Cache信息流程圖。具體實施方式本專利技術針對現有技術的不足，提出一種適用于PowerPC處理器的高可靠指令Cache，克服了現有的Cache不適用于航天、軍事、工業控制等工作環境較惡劣領域，容易導致存儲數據出現錯誤的問題，通過指令Cache的檢錯糾錯功能增強了PowerPC處理器在惡劣工作環境的適應性，提高PowerPC處理器的可靠性，另外本專利技術指令Cache裝置通過擴展ECC+Parity校驗碼數據通路，提高了指令Cache的可靠性，而且ECC+Parity校驗碼的生成在寫指令Cache之前生成，校驗碼的檢查在指令寄存器之后進行，不會影響指令Cache的訪問時間，在提高PowerPC處理器可靠性的同時，不會降低PowerPC處理器的性能，下面結合附圖對本專利技術進行詳細說明。如圖1為本專利技術一種適用于PowerPC處理器的高可靠指令Cache結構圖，包括指令單元的取指地址生成器1.1、指令寄存器1.3、指令校驗碼讀出寄存器1.4、指令校驗邏輯1.2、指令Cache控制器2.1、指令Cache存儲體中的標簽存儲體CAM3.1、命中檢查器3.2、指令Cache的數據存儲RAM3.3、指令Cache塊緩存器3.4、校驗碼生成邏輯3.5、校驗碼緩存器3.6、校驗碼存儲器RAM3.7、AXI總線接口單元4，其中1.1是指令單元的取指地址生成器，計算下一條指令的取指地址，并寄存輸出給指令Cache控制器和指令Cache存儲體。2.1是指令Cache控制器，根據取指地址、Cache存儲器反饋的命中情況，控制是否需要將取指地址輸出給總線接口單元，請求總線接口單元從內存讀取Cache塊，以及控制Cache存儲體的替換策略。3.1是指令Cache存儲體中的標簽存儲體CAM，CAM按多路組相聯的組織結構保存Cache塊的標簽信息，包括Cache塊的有效性、Cache塊地址等，標簽存儲體CAM根據取指地址進行索引，產生多路命中信號。3.2是命中檢查邏輯，檢查標簽存儲體CAM輸出的命中信號，是否有命中，以及是否有多路命中等情況。3.3是指令Cache的數據存儲RAM，也是本專利技術進行可靠性設計的保護對象，指令Cache的數據存儲RAM以Cache塊為單元進行組織管理，數據RAM的組織結構與CAM的組織結構完全一致，每個Cache塊為32字節。在根據取指地址索引查找CAM時，也會索引查找數據存儲RAM，然后根據CAM的命中情況選擇一路Cache塊數據輸出。當Cache不命中時4.1是總線接口單元，負責從內存讀數據，并寄存輸出給指令Cache存儲體的寫指令Cache塊緩存器；3.4是指令Cac本文檔來自技高網...

【技術保護點】
一種適用于PowerPC處理器的高可靠指令Cache，其特征在于包括AXI總線接口單元、指令Cache塊緩存器、指令Cache控制器、指令Cache的數據存儲體、命中檢查器、指令寄存器、指令校驗電路、指令校驗碼讀出寄存器、校驗碼生成邏、校驗碼緩存器、檢驗碼存儲體，其中AXI總線接口單元，從外部PowerPC處理器的內存中讀取指令后送至指令Cache塊緩存器、校驗碼生成邏輯；指令Cache塊緩存器，當命中檢查為否時，接收指令后進行緩存，然后將指令送至指令寄存器，同時將當前指令對應的新標簽添加至標簽存儲CAM，進而更新標簽存儲CAM中的標簽，將當前指令送至指令Cache的數據存儲體中新標簽對應的地址存儲；所述的指令均與唯一的標簽對應，標簽包括指令在指令Cache的數據存儲體中的存儲地址、校驗碼；指令Cache控制器，控制命中檢查器進行命中檢查，如果命中檢查為是，則讀取指令Cache的數據存儲體中的指令送至指令寄存器，如果命中檢查為否，則控制AXI總線接口單元從PowerPC處理器的內存中讀取指令后送至指令Cache塊緩存器、校驗碼生成邏輯；指令Cache的數據存儲體，存儲指令；命中檢查器，讀取外部PowerPC處理器中地址生成器生成的地址，然后取外部PowerPC處理器中標簽存儲CAM中的標簽進行比對，如果比對一致，則輸出命中檢查為是，否則輸出命中檢查為否；指令寄存器，接收指令后進行存儲；指令校驗電路，讀取指令寄存器存儲的指令，同時讀取指令校驗碼讀出寄存器存儲的校驗碼，然后進行ECC+Parity校驗，將校驗通過的指令送至PowerPC處理器使用；指令校驗碼讀出寄存器，接收校驗碼并存儲；校驗碼生成邏輯，接收指令后使用ECC+Parity生成校驗碼，并送至校驗碼緩存器存儲；校驗碼緩存器，接收校驗碼生成邏輯發送的校驗碼，將校驗碼依次送至檢驗碼存儲體存儲；檢驗碼存儲體，當命中檢查為是時，將當前命中檢查標簽對應的校驗碼送至指令校驗碼讀出寄存器，當命中檢查為否時，讀取校驗碼緩存器中的校驗碼并送至指令校驗碼讀出寄存器。...

【技術特征摘要】
1.一種適用于PowerPC處理器的高可靠指令Cache，其特征在于包括AXI總線接口單元、指令Cache塊緩存器、指令Cache控制器、指令Cache的數據存儲體、命中檢查器、指令寄存器、指令校驗電路、指令校驗碼讀出寄存器、校驗碼生成邏、校驗碼緩存器、檢驗碼存儲體，其中AXI總線接口單元，從外部PowerPC處理器的內存中讀取指令后送至指令Cache塊緩存器、校驗碼生成邏輯；指令Cache塊緩存器，當命中檢查為否時，接收指令后進行緩存，然后將指令送至指令寄存器，同時將當前指令對應的新標簽添加至標簽存儲CAM，進而更新標簽存儲CAM中的標簽，將當前指令送至指令Cache的數據存儲體中新標簽對應的地址存儲；所述的指令均與唯一的標簽對應，標簽包括指令在指令Cache的數據存儲體中的存儲地址、校驗碼；指令Cache控制器，控制命中檢查器進行命中檢查，如果命中檢查為是，則讀取指令Cache的數據存儲體中的指令送至指令寄存器，如果命中檢查為否，則控制AXI總線接口單...

【專利技術屬性】
技術研發人員：吳軍，梁潔玫，吳一帆，楊樺，劉波，夏冰冰，高瑛珂，劉鴻瑾，龔健，姜宏，郭兵，許娜，
申請(專利權)人：北京控制工程研究所，
類型：發明
國別省市：北京,11