一種基于晶體管堆疊結構的矩陣功率放大器制造技術

本實用新型專利技術公開了一種基于晶體管堆疊結構的矩陣功率放大器，包括依次連接的輸入匹配網絡、功率分配網絡、堆疊矩陣放大網絡、功率合成網絡和輸出匹配網絡，以及分別與所述堆疊矩陣放大網絡對稱連接的第一偏置電路和第二偏置電路。本實用新型專利技術所實現的功率放大器芯片電路，帶寬寬、輸出功率高、功率增益高、面積小。

【技術實現步驟摘要】
一種基于晶體管堆疊結構的矩陣功率放大器
本技術涉及場效應晶體管射頻功率放大器和集成電路領域，特別是針對超寬帶收發機末端的發射模塊應用的一種基于晶體管堆疊結構的矩陣功率放大器。
技術介紹
隨著超寬帶通信、軟件無線電、無線局域網(WLAN)等無線通信市場的快速發展，射頻前端收發器也要求隨之向高集成、低功耗、結構緊湊、價格低廉的方向發展。射頻與微波功率放大器作為發射機的重要模塊，是整個發射機中耗能最多的電路，其輸出功率要求比較高，當采用集成電路工藝設計實現射頻與微波功率放大器芯片電路時，其性能和成本受到了一定制約，主要體現在以下幾方面：(1)高功率高效率放大能力受限：隨著半導體工藝的發展和晶體管尺寸等比例縮小的趨勢，晶體管的柵長越來越短，導致了擊穿電壓的降低和膝點電壓的升高，從而限制了晶體管漏極輸出電壓擺幅，進而限制了單一晶體管的功率容量。目前，典型的解決方案為將多個晶體管(8至32個)平行排列進行功率合成，以提高功率容限，但是，這種解決方案卻因此增加了柵源電容，降低了輸入阻抗，增大了輸入電路的阻抗匹配的設計難度，同時，采用此結構的晶體管放大器的最佳輸出負載阻抗非常小，需要通過額外的輸出阻抗匹配網絡進行輸出電路的阻抗匹配設計，因此，也增大了輸出電路的阻抗匹配設計難度，同時，采用多個晶體管平行排列合成結構將占用很大的芯片面積，從而大大增加了芯片生產成本。(2)超寬帶高功率放大能力受限：在射頻功率放大器的設計過程中，受晶體管增益帶寬積的影響，設計者總是要在功放帶寬和功率增益這兩個指標間進行折中。同時，集成電路中采用的多個晶體管(8至32個)平行排列進行功率合成的結構，在很寬的頻帶內實現8至32個放大支路的低插損的功率合成，以及每個分支的最佳負載阻抗的寬帶匹配，其設計難度非常大。目前，常見的超寬帶高功率放大器的電路結構有很多，如多路合成放大器，平衡放大器、以及分布式放大器等，要想同時滿足各項參數的要求十分困難，通常，其阻抗匹配的實現是以降低線性度，或增加功耗或芯片面積等為代價來獲得的。由此可以看出，基于集成電路工藝的超寬帶射頻功率放大器設計難點為：(1)超寬帶下高功率輸出難度較大；(2)超寬帶條件下的高功率增益難度較大；(3)超寬帶下的傳統方法的芯片面積較大。
技術實現思路
本技術所要解決的技術問題是提供一種基于晶體管堆疊技術的矩陣功率放大器，具有高功率輸出能力、高功率增益、良好的輸入輸出匹配特性、芯片面積小且成本低等優點。本技術解決上述技術問題的技術方案如下：一種基于晶體管堆疊結構的矩陣功率放大器，包括依次連接的輸入匹配網絡、功率分配網絡、堆疊矩陣放大網絡、功率合成網絡和輸出匹配網絡，以及分別與所述堆疊矩陣放大網絡對稱連接的第一偏置電路和第二偏置電路。本技術的有益效果是：采用晶體管堆疊矩陣放大網絡，節省了芯片的面積，同時實現了良好的寬帶功率輸出能力和功率增益能力，避免了集成電路工藝的低擊穿電壓特性，提高電路的穩定性與可靠性。在上述技術方案的基礎上，本技術還可以做如下改進。進一步，所述堆疊矩陣放大網絡包括至少兩路并行的堆疊結構，所述堆疊結構至少由兩個晶體管按照源極漏極相連堆疊構成；所述每路堆疊結構的最底層的晶體管的柵極連接兩并聯電阻后均分別連接到所述第一偏置電路的柵極旁路電容和所述第二偏置電路的柵極旁路電容，所述最底層晶體管的源極接地，且所述最底層晶體管的柵極通過所述功率分配網絡連接到所述輸入匹配網絡；所述每路堆疊結構的其余層的晶體管的柵極通過電阻均分別連接到所述第一偏置電路的柵極分壓電阻和第二偏置電路的柵極分壓電阻，且所述其余層的晶體管的柵極分別連接兩路由柵極補償電阻與柵極補償電容連接接地組成的補償電路；所述每路堆疊結構的最上層的晶體管的漏極通過所述功率合成網絡分別連接到所述輸出匹配網絡與所述第一偏置電路和所述第二偏置電路的漏極饋電電感。采用上述進一步方案的有益效果是保證功率放大器得到最大的輸出功率，可以大大節省芯片的面積。進一步，所述每路堆疊結構在相鄰的柵極節點上的補償電路通過柵極隔離電阻串接。采用上述進一步方案的有益效果是：使矩陣功率放大器穩定性效果更好。進一步，所述堆疊矩陣放大網絡的每層中堆疊的晶體管的偏置電壓不等分，最底層晶體管的偏置電壓最低，最上層晶體管的偏置電壓最高，其余晶體管的偏置電壓介于兩者之間。進一步，所述第一偏置電路和所述第二偏置電路均由柵極旁路電容、柵極分壓電阻、漏極饋電電感和漏極旁路電容構成。采用上述進一步方案的有益效果是：用于實現所述功率放大器柵極和漏極饋電及雜散信號的旁路功能。進一步，所述堆疊矩陣放大網絡包括四路并行的堆疊結構，所述堆疊結構由三個晶體管按照源極漏極相連堆疊構成。進一步，低壓偏置電源分別連接到所述第一偏置電路和所述第二偏置電路的柵極旁路電容上；高壓偏置電源分別連接到所述第一偏置電路和所述第二偏置電路的漏極饋電電感和漏極旁路電容上。進一步，所述輸入匹配網絡與輸出匹配網絡均由隔直電容、匹配電容和匹配電感構成。采用上述進一步方案的有益效果是：用于實現所述矩陣功率放大器的輸入阻抗的匹配和隔直功能以及輸出阻抗匹配和隔直功能。進一步，所述功率分配網絡與功率合成網絡均由六段微帶線結構構成。采用上述進一步方案的有益效果是：用于分別實現輸入信號的分配功能與輸出信號的合成功能。進一步，所述堆疊矩陣放大網絡為有源放大網絡，所述輸入匹配網絡、功率分配網絡、功率合成網絡和輸出匹配網絡均為無源網絡。附圖說明圖1為本技術矩陣功率放大器原理框圖；圖2為本技術矩陣功率放大器電路圖。具體實施方式以下結合附圖對本技術的原理和特征進行描述，所舉實例只用于解釋本技術，并非用于限定本技術的范圍。如圖1、圖2所示，本技術提供的一種基于晶體管堆疊結構的矩陣功率放大器，是一種采用晶體管堆疊矩陣放大網絡結構的超寬帶射頻功率放大器，采用集成電路工藝進行設計，包括依次連接的輸入匹配網絡、功率分配網絡、堆疊矩陣放大網絡、功率合成網絡和輸出匹配網絡，以及分別與堆疊矩陣放大網絡對稱連接的第一偏置電路和第二偏置電路，其中，堆疊矩陣放大網絡為有源放大網絡，輸入匹配網絡、功率分配網絡、功率合成網絡、輸出匹配網絡、第一偏置電路和第二偏置電路為無源網絡。其中，堆疊矩陣放大網絡包括至少兩路并行的堆疊結構，堆疊結構至少由兩個晶體管按照源極漏極相連堆疊構成；每路堆疊結構的最底層的晶體管的柵極連接兩并聯電阻后均分別連接到第一偏置電路的柵極旁路電容和第二偏置電路的柵極旁路電容，最底層晶體管的源極接地，且最底層晶體管的柵極通過功率分配網絡連接到輸入匹配網絡；每路堆疊結構的其余層的晶體管的柵極通過電阻均分別連接到第一偏置電路的柵極分壓電阻和第二偏置電路的柵極分壓電阻，且其余層的晶體管的柵極分別連接兩路由柵極補償電阻與柵極補償電容連接接地組成的補償電路，且補償電路通過柵極隔離電阻串接；每路堆疊結構的最上層的晶體管的漏極通過所述功率合成網絡分別連接到所述輸出匹配網絡與所述第一偏置電路和所述第二偏置電路的漏極饋電電感。輸入匹配網絡與輸出匹配網絡均由隔直電容、匹配電容和匹配電感構成，用于實現所述矩陣功率放大器的輸入阻抗與輸出阻抗匹配和隔直功能。功率分配網絡與功率合成網絡均由六段微帶線結構構成，用于分別實現本文檔來自技高網...

【技術保護點】
一種基于晶體管堆疊結構的矩陣功率放大器，其特征在于，包括依次連接的輸入匹配網絡、功率分配網絡、堆疊矩陣放大網絡、功率合成網絡和輸出匹配網絡，以及分別與所述堆疊矩陣放大網絡對稱連接的第一偏置電路和第二偏置電路。

【技術特征摘要】
1.一種基于晶體管堆疊結構的矩陣功率放大器，其特征在于，包括依次連接的輸入匹配網絡、功率分配網絡、堆疊矩陣放大網絡、功率合成網絡和輸出匹配網絡，以及分別與所述堆疊矩陣放大網絡對稱連接的第一偏置電路和第二偏置電路。2.根據權利要求1所述的基于晶體管堆疊結構的矩陣功率放大器，其特征在于，所述堆疊矩陣放大網絡包括至少兩路并行的堆疊結構，所述堆疊結構至少由兩個晶體管按照源極漏極相連堆疊構成；所述每路堆疊結構的最底層的晶體管的柵極連接兩并聯電阻后均分別連接到所述第一偏置電路的柵極旁路電容和所述第二偏置電路的柵極旁路電容，所述最底層晶體管的源極接地，且所述最底層晶體管的柵極通過所述功率分配網絡連接到所述輸入匹配網絡；所述每路堆疊結構的其余層的晶體管的柵極通過電阻均分別連接到所述第一偏置電路的柵極分壓電阻和第二偏置電路的柵極分壓電阻，且所述其余層的晶體管的柵極分別連接兩路由柵極補償電阻與柵極補償電容連接接地組成的補償電路；所述每路堆疊結構的最上層的晶體管的漏極通過所述功率合成網絡分別連接到所述輸出匹配網絡與所述第一偏置電路和所述第二偏置電路的漏極饋電電感。3.根據權利要求2所述的基于晶體管堆疊結構的矩陣功率放大器，其特征在于，所述每路堆疊結構在相鄰的柵極節點上的補償電路通過柵極隔離電阻串接。4.根據權利要求2所述的基于晶體管堆疊結構的矩陣功率放大器，其特征在于，所述...

【專利技術屬性】
技術研發人員：胡柳林，鄔海峰，滑育楠，陳依軍，廖學介，呂繼平，童偉，葉珍，
申請(專利權)人：成都嘉納海威科技有限責任公司，
類型：新型
國別省市：四川,51