一種半導體器件的制造方法技術

本發明專利技術的半導體器件的制造方法包括：提供半導體襯底，所述半導體襯底上形成有用于形成N型金屬柵極的第一偽柵極和用于形成P型金屬柵極的第二偽柵極，所述半導體襯底上還形成有包圍所述第一偽柵極和所述第二偽柵極的層間介電層；去除所述第一偽柵極和所述第二偽柵極中的一個以形成第一填充開口，并在所述第一填充開口內形成第一金屬柵極；在所述第一金屬柵極上形成第一硬掩膜層和第二硬掩膜層，所述第一硬掩膜層為易于被等離子體去除的多孔聚合物層；以所述第一硬掩膜層和第二硬掩膜層為掩膜，去除所述第一偽柵極和所述第二偽柵極中的另一個以形成第二填充開口，并去除所述第一硬掩膜層和第二硬掩膜層；在所述第二填充開口內形成第二金屬柵極。

Method for manufacturing semiconductor device

Including a manufacturing method of a semiconductor device of the present invention: providing a semiconductor substrate, a first gate is formed for pseudo N metal gate and a second dummy gate forming P type metal gate is formed on the semiconductor substrate, the semiconductor substrate is formed to surround the first dummy gate and the second gate of the pseudo an interlayer dielectric layer; a first opening formed by filling the removal of the first dummy gate and the second dummy gate, and in the first filling the first metal gate opening is formed; forming a first hard mask layer and the second hard mask layer on the first metal gate, the first hard mask the film is easy for porous polymer layer plasma removal; the first hard mask layer and the second hard mask layer as a mask, removing the first dummy gate and the second gate pseudo in another A second fill opening is formed and the first hard mask layer and the second hard mask layer are removed; a second metal gate is formed in the second filling opening.

【技術實現步驟摘要】
一種半導體器件的制造方法
本專利技術涉及半導體
，具體而言涉及一種半導體器件的制造方法。
技術介紹
隨著半導體技術的發展，集成電路尤其是超大規模集成電路中的主要器件金屬-氧化物-半導體場效應晶體管(簡稱MOSFET)的幾何尺寸一直在不斷縮小，器件關鍵尺寸已縮小到0.1μm的特征尺寸以下，柵介質等效氧化物厚度已小至納米數量級，使用二氧化硅(SiO2)層作為柵極介質的工藝已經達到其物理電氣特性的極限，在65nm工藝的晶體管中的二氧化硅層已經縮小到5個氧原子的厚度。作為阻隔柵極和下層的絕緣體，二氧化硅層已經不能再進一步縮小了，否則產生的漏電流會讓晶體管無法正常工作。為此，現有技術已提出的解決方案是，采用金屬柵和高介電常數(K)柵介質替代傳統的重摻雜多晶硅柵和SiO2(或SiON)柵介質。金屬柵極技術包括先形成柵(Gate-first)工藝和后形成柵(Gate-last)工藝。Gate-first工藝是指在對硅片進行漏/源區離子注入以及隨后的高溫退火步驟之前形成金屬柵極，Gate-last工藝則與之相反。由于Gate-first工藝中金屬柵極需經受高溫工序，因此該工藝可能會引起熱穩定性、閾值電壓漂移和柵堆疊層再生長等問題，這對于PMOS來說是非常嚴重的問題。在Gate-last工藝中，由于N型晶體管和P型晶體管需要有不同的功函數金屬層，因此，通常需要分別形成N型晶體管的金屬柵極和P型晶體管的金屬柵極。圖1A-1D為采用現有技術的Gate-last工藝形成半導體器件過程中各步驟的剖視圖。如圖1A所示，提供半導體襯底100。半導體襯底100上形成有用于形成N型金屬柵極的第一偽柵極101和用于形成P型金屬柵極的第二偽柵極102。在半導體襯底100上以及第一偽柵極101和第二偽柵極102的兩側還形成有應力層103。在應力層103上形成有層間介電層104。如圖1B所示，通過形成光刻膠層105，以及曝光顯影刻蝕等操作去除第二偽柵極102，以形成第二填充開口106。如圖1C所示，在第二填充開口106內形成P型功函數層107和金屬柵極108，金屬柵極108的材料可以為鋁。如圖1D所示，去除第一偽柵極101，以形成第一填充開口109。然后，在該第一填充開口109內形成N型功函數金屬層和填充金屬即可以形成N型金屬柵極。然而，采用上述方法容易出現P型金屬柵極損壞而導致器件失效的問題，因此，目前亟需一種制作半導體器件的方法，以解決上述問題。
技術實現思路
針對現有技術的不足，本專利技術提出一種半導體器件的制造方法，可以防止在制作后形成的金屬柵極的過程損傷先形成的金屬柵極，同時可以避免殘余污染半導體器件。本專利技術提供一種半導體器件的制造方法，所述方法包括：步驟S101：提供半導體襯底，所述半導體襯底上形成有用于形成N型金屬柵極的第一偽柵極和用于形成P型金屬柵極的第二偽柵極，所述半導體襯底上還形成有包圍所述第一偽柵極和所述第二偽柵極的層間介電層；步驟S102：去除所述第一偽柵極和所述第二偽柵極中的一個以形成第一填充開口，并在所述第一填充開口內形成第一金屬柵極；步驟S103：在所述第一金屬柵極上形成第一硬掩膜層和第二硬掩膜層，所述第一硬掩膜層為易于被等離子體去除的多孔聚合物層；步驟S104：以所述第一硬掩膜層和第二硬掩膜層為掩膜，去除所述第一偽柵極和所述第二偽柵極中的另一個以形成第二填充開口；步驟S105：在所述第二填充開口內形成第二金屬柵極；步驟S106：去除所述第一硬掩膜層和第二硬掩膜層。示例性地，所述步驟S103包括：步驟S1031：在所述層間介電層上依次形成第一硬掩膜層、第二硬掩膜層和光刻膠層；步驟S1032：通過光刻膠層對所述第一硬掩膜層、第二硬掩膜層進行刻蝕，以去除所述第一硬掩膜層和第二硬掩膜層位于第一偽柵極和所述第二偽柵極中未被去除的一個上方的部分，保留位于第一金屬柵極上方的部分。示例性地，所述多孔聚合物為SiLKTM多孔聚合物。示例性地，所述SiLKTM多孔聚合物孔徑尺寸范圍為2.2～19.3nm。示例性地，所述第二硬掩膜層為碳化硅。示例性地，所述碳化硅層含碳量范圍在20％～40％。示例性地，在所述步驟S104中通過等離子刻蝕方法去除所述多孔聚合物層和碳化硅層。示例性地，在所述步驟S104中使用NH3或N2/H2等離子體刻蝕去除所述多孔聚合物層和碳化硅層。示例性地，所述第一硬掩膜層厚度為10nm～50nm。示例性地，所述第二硬掩膜層厚度為2nm～5nm。本專利技術的半導體器件的制造方法通過在先形成的金屬柵極表面形成第一硬掩膜層和第二硬掩膜層，并以第一硬掩膜層和第二硬掩膜層為掩膜來形成用于后形成的金屬柵極的開口，這樣既可以保護先形成的金屬柵極在后續的刻蝕工藝和清洗工藝中免受損傷，從而有效地避免半導體器件失效，又由于第一硬掩膜層采用易于被等離子體去除的多孔聚合物層，不會產生殘余而導致半導體器件污染。此外，由于本專利技術的金屬柵極僅經過一道化學機械研磨工藝，因此較容易控制金屬柵極的高度損失。附圖說明本專利技術的下列附圖在此作為本專利技術的一部分用于理解本專利技術。附圖中示出了本專利技術的實施例及其描述，用來解釋本專利技術的原理。附圖中：圖1A-1D為采用現有技術的一種Gate-last工藝形成半導體器件過程中各步驟的剖視圖；圖2A和圖2B示出采用現有技術另一種的Gate-last工藝形成半導體器件過程中各步驟的剖視圖；圖3為本專利技術一實施例的半導體器件的制造方法的工藝流程圖；圖4A～圖4H示出根據本專利技術一實施例的半導體器件的制造方法的相關步驟形成的半導體器件的結構的剖視圖；圖5為根據本專利技術一實施例的半導體器件的制造方法的一種流程圖。具體實施方式在下文的描述中，給出了大量具體的細節以便提供對本專利技術更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本專利技術可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本專利技術發生混淆，對于本領域公知的一些技術特征未進行描述。應當理解的是，本專利技術能夠以不同形式實施，而不應當解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本專利技術的范圍完全地傳遞給本領域技術人員。在附圖中，為了清楚，層和區的尺寸以及相對尺寸可能被夸大。自始至終相同附圖標記表示相同的元件。應當明白，當元件或層被稱為“在...上”、“與...相鄰”、“連接到”或“耦合到”其它元件或層時，其可以直接地在其它元件或層上、與之相鄰、連接或耦合到其它元件或層，或者可以存在居間的元件或層。相反，當元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其它元件或層時，則不存在居間的元件或層。應當明白，盡管可使用術語第一、第二、第三等描述各種元件、部件、區、層和/或部分，這些元件、部件、區、層和/或部分不應當被這些術語限制。這些術語僅僅用來區分一個元件、部件、區、層或部分與另一個元件、部件、區、層或部分。因此，在不脫離本專利技術教導之下，下面討論的第一元件、部件、區、層或部分可表示為第二元件、部件、區、層或部分。空間關系術語例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在這里可為了方便描述而被使用從而描述圖中所示的一個元件或特征與其它元件或特征的關系。本文檔來自技高網...

【技術保護點】
一種半導體器件的制造方法，其特征在于，所述方法包括：提供半導體襯底，所述半導體襯底上形成有用于形成N型金屬柵極的第一偽柵極和用于形成P型金屬柵極的第二偽柵極，所述半導體襯底上還形成有包圍所述第一偽柵極和所述第二偽柵極的層間介電層；去除所述第一偽柵極和所述第二偽柵極中的一個以形成第一填充開口，并在所述第一填充開口內形成第一金屬柵極；在所述第一金屬柵極上形成第一硬掩膜層和第二硬掩膜層，所述第一硬掩膜層為易于被等離子體去除的多孔聚合物層；以所述第一硬掩膜層和第二硬掩膜層為掩膜，去除所述第一偽柵極和所述第二偽柵極中的另一個以形成第二填充開口，在所述第二填充開口內形成第二金屬柵極；去除所述第一硬掩膜層和第二硬掩膜層。

【技術特征摘要】
1.一種半導體器件的制造方法，其特征在于，所述方法包括：提供半導體襯底，所述半導體襯底上形成有用于形成N型金屬柵極的第一偽柵極和用于形成P型金屬柵極的第二偽柵極，所述半導體襯底上還形成有包圍所述第一偽柵極和所述第二偽柵極的層間介電層；去除所述第一偽柵極和所述第二偽柵極中的一個以形成第一填充開口，并在所述第一填充開口內形成第一金屬柵極；在所述第一金屬柵極上形成第一硬掩膜層和第二硬掩膜層，所述第一硬掩膜層為易于被等離子體去除的多孔聚合物層；以所述第一硬掩膜層和第二硬掩膜層為掩膜，去除所述第一偽柵極和所述第二偽柵極中的另一個以形成第二填充開口，在所述第二填充開口內形成第二金屬柵極；去除所述第一硬掩膜層和第二硬掩膜層。2.如權利要求1所述的半導體器件的制造方法，其特征在于，在所述第一金屬柵極上形成第一硬掩膜層和第二硬掩膜層的步驟包括：在所述層間介電層上依次形成第一硬掩膜層、第二硬掩膜層和光刻膠層；通過光刻膠層對所述第一硬掩膜層、第二硬掩膜層進行刻蝕，以去除所述第一硬掩膜層和第二硬掩膜層位于第一偽柵極和所述第二偽柵極中未被去除的一個上方的部分，保留位于第一金屬柵極上方的部分。3.如權利要求1或2所述的半導體...

【專利技術屬性】
技術研發人員：韓秋華，鄭喆，
申請(專利權)人：中芯國際集成電路制造上海有限公司，中芯國際集成電路制造北京有限公司，
類型：發明
國別省市：上海,31