一種降低靜電放電干擾的存儲器單元制造技術

本發明專利技術提供一種降低靜電放電干擾的存儲器單元，所述存儲器單元包括：第一反相器、第二反相器，所述第一反相器與第二反相器輸入輸出首尾相連；位于存儲器單元輸入端與輸出端之間的存儲電容，所述存儲電容適于在輸入端電源電壓降低至低于地時和/或輸出端地升高至高于電源電壓時，減少因靜電放電干擾導致的電源和地的擾動毛刺時間，降低靜電放電干擾。

【技術實現步驟摘要】
一種降低靜電放電干擾的存儲器單元
專利技術涉及防ESD領域，尤其涉及一種降低靜電放電干擾的存儲器單元。
技術介紹
Esd指具有不同靜電電位的物體由于直接接觸或者靜電感應所引起的物體之間靜電電荷的轉移。通常指在靜電場能量達到一定程度之后，擊穿其間介質而進行放電的現象。Esd造成電子組件失效分為三種情況：（一）硬件失效：Esd電弧電壓竄入半導體內部使絕緣部位損壞的情況。如在P-N接合點短路或開路，內部絕緣的氧化層貫穿，金屬氧化處理部位產生溶蝕等。（二）潛在性失效：當esd發生時系統雖暫時受到影響，仍然可繼續動作，但功能會隨著時間逐漸變差，隔數日或者數周后系統出現異常，最后成為硬件失效。（三）場強感應失效：esd的高壓放電火花跟電流會產生電場輻射效應，這種帶寬的輻射，經常使臨近的電路受到干擾失常，如latch-up，或暫時性程序錯亂，及數據流失等，嚴重時更會損傷硬件成為永久性硬件失效。在esd失效的第三種情況中，esd產生的電場輻射效應引起數字內部寄存器存儲的數據發生變化，引起顯示裝置的顯示效果出現問題，如出現白屏，花屏，畫面異常等現象，并給出的一種解決辦法。lcd的應用中，數字的基本單元是由代工廠提供，數字版圖由軟件自動布局布線產生。對于整個芯片做esd處理的時候，針對數字模塊的esd保護會做一下處理：（一）：數字的地與pad的地分離開，用單獨的地pad，或從地pad上單獨引線。（二）：會在數字模塊外圍增加其電源到地的泄放通路。其基本泄放通路的單元可以是ggnmos（柵極地NMOS），gate-couple-technique（柵極耦合技術），dynamic-gate-circuit（動態柵極電路），gate-driven-circuit（柵極驅動電路）等做法。（三）：會在數字模塊的周圍加電源到地的電容，來穩定電源與地電位。（四）：針對數字模塊的接口信號，會對模擬傳到數字的信號做輸入端的esd保護：一般用到的保護器件可以為電阻，二極管，金屬氧化物器件，厚氧化層器件，硅控整流器等。因此如何防止電子器件的場強感應失效類型的靜電放電干擾為業內廣泛尋找的課題。
技術實現思路
為降低存儲器單元的靜電放電干擾，本專利技術提供一種降低靜電放電干擾的存儲器單元，所述存儲器單元包括：第一反相器、第二反相器，所述第一反相器與第二反相器輸入輸出首尾相連；位于存儲器單元輸入端與輸出端之間的存儲電容，所述存儲電容適于在輸入端電源電壓降低至低于地時和/或輸出端地升高至高于電源電壓時，減少因靜電放電干擾導致的電源和地的擾動毛刺時間，降低靜電放電干擾。優選的，所述存儲電容的電容設置為釋放電荷時間小于電源或地的毛刺時間。優選的，所述存儲電容為無源器件；所述存儲電容為MIP電容或MIM電容。優選的，所述MIM電容為相鄰金屬層之間的電容。優選的，所述存儲器單元還包括：于輸出端窗口的電源和地之間增加第一電源釋放通路，和/或于輸出端窗口的電源和地之間增加第二電源釋放通路。優選的，所述第一電源釋放通路、第二電源釋放通路為ggnmos，gate-couple-technique，dynamic-gate-circuit，gate-driven-circuit的任意一種。優選的，所述于輸入端窗口和/或輸出端窗口分別設置第二存儲電容、第三存儲電容。優選的，所述存儲器單元為：寄存器，觸發器。本專利技術提出一種防止靜電放電干擾的存儲器單元，于存儲器單元輸入端與輸出端之間增加存儲電容，減少因靜電放電干擾導致的電源和地的擾動毛刺時間，降低靜電放電干擾。于輸出端窗口的電源和地之間增加第一電源釋放通路，和/或于輸出端窗口的電源和地之間增加第二電源釋放通路，進一步改善ESD的沖擊能力，優化防ESD的能力。附圖說明通過參照附圖閱讀以下所作的對非限制性實施例的詳細描述，本專利技術的其它特征、目的和優點將會變得更明顯。圖1為本專利技術一實施例中降低靜電放電干擾的存儲器單元的示意圖；圖2為本專利技術一實施例中降低靜電放電干擾的存儲器單元的電路示意圖；圖3為本專利技術另一實施例中降低靜電放電干擾的存儲器單元的示意圖；圖4為本專利技術再一實施例中降低靜電放電干擾的存儲器單元的示意圖；在圖中，貫穿不同的示圖，相同或類似的附圖標記表示相同或相似的裝置（模塊）或步驟。具體實施方式在以下優選的實施例的具體描述中，將參考構成本專利技術一部分的所附的附圖。所附的附圖通過示例的方式示出了能夠實現本專利技術的特定的實施例。示例的實施例并不旨在窮盡根據本專利技術的所有實施例。可以理解，在不偏離本專利技術的范圍的前提下，可以利用其他實施例，也可以進行結構性或者邏輯性的修改。因此，以下的具體描述并非限制性的，且本專利技術的范圍由所附的權利要求所限定。本專利技術提供一種降低靜電放電干擾的存儲器單元，其特征在于，所述存儲器單元包括：第一反相器、第二反相器，所述第一反相器與第二反相器輸入輸出首尾相連；位于存儲器單元輸入端與輸出端之間的存儲電容，所述存儲電容適于在輸入端電源電壓降低至低于地時和/或輸出端地升高至高于電源電壓時，減少因靜電放電干擾導致的電源和地的擾動毛刺時間，降低靜電放電干擾。下面結合具體實施例對本案進行具體說明，第一實施例請參考圖1，圖2，圖1為本專利技術一實施例中降低靜電放電干擾的存儲器單元的示意圖；圖2為本專利技術一實施例中降低靜電放電干擾的存儲器單元的電路示意圖；對數字基本存儲單元的處理，可以增強其抗esd干擾的能力，如圖1：圖1中，圖中101為抗esd干擾的latch結構。在基本latch的基礎上，在輸入輸出之間加入了一個無源電容102。具體電路如圖1中右圖。其中包括處于輸入和輸出節點之間的無源電容102，pmos管103，nmos管104，pmos管105以及nmos管106。具體的工作過程請參考圖2：圖2中，假設latch中存儲著電壓，a點為高電位1（VDD），b點為地電位0（GND）。a點鎖住的高電位使103pmos管斷開，104nmos管打開，使b點強拉為0，使b點的低電位被鎖的更穩定形成正反饋。同時b點鎖住的低電位使105pmos管打開，106nmos管關斷，a點被強拉為1，使a點的高電平被鎖定的更穩定,。當電源VDD于地GND之間有抖動的話，如果VDD沒有抖動到低于GND或者GND沒有抖動到高于VDD的情況下，都不會影響a點和b點存數的數據，電源穩定后存儲單元輸出的數據不變。但是當在強esd沖擊的情況下，數字模塊的內部會出現短暫的VDD抖動低于GND或者GND抖動高于VDD的情況。在這種情況下，latch中管子的狀態不在正常工作的范圍內。如圖2所示，對于103pmos管，暫時列出其源極和漏極對襯底的寄生二極管D1和D2，以及其漏極對襯底的寄生電容C1。對于104nmos管，暫時列出其源極和漏極對襯底的寄生二極管D4和D3，以及其漏極對襯底的寄生電容C2。對于105pmos管，暫時列出其源極和漏極對襯底的寄生二極管D5和D6，以及其漏極對襯底的寄生電容C3。對于106nmos管，暫時列出其源極和漏極對襯底的寄生二極管D8和D7，以及其漏極對襯底的寄生電容C4。當ESD發生引起VDD向下抖動的時候，如果VDD高于GND，節點a會跟隨VDD的變化，因為VDD依然高于GND，所以當電源穩定后latch中鎖存的數據不會發生變化，如果VD本文檔來自技高網...

【技術保護點】
一種降低靜電放電干擾的存儲器單元，其特征在于，所述存儲器單元包括：第一反相器、第二反相器，所述第一反相器與第二反相器輸入輸出首尾相連；位于存儲器單元輸入端與輸出端之間的存儲電容，所述存儲電容適于在輸入端電源電壓降低至低于地時和/或輸出端地升高至高于電源電壓時，減少因靜電放電干擾導致的電源和地的擾動毛刺時間，降低靜電放電干擾。

【技術特征摘要】
1.一種降低靜電放電干擾的存儲器單元，其特征在于，所述存儲器單元包括：第一反相器、第二反相器，所述第一反相器與第二反相器輸入輸出首尾相連；位于存儲器單元輸入端與輸出端之間的存儲電容，所述存儲電容適于在輸入端電源電壓降低至低于地時和/或輸出端地升高至高于電源電壓時，減少因靜電放電干擾導致的電源和地的擾動毛刺時間，降低靜電放電干擾。2.根據權利要求1所述的降低靜電放電干擾的存儲器單元，其特征在于，所述存儲電容的電容設置為釋放電荷時間小于電源或地的毛刺時間。3.根據權利要求1所述的降低靜電放電干擾的存儲器單元，其特征在于，所述存儲電容為無源器件；所述存儲電容為MIP電容或MIM電容。4.根據權利要求3所述的降低靜電放電干擾的存儲器單元，其特...

【專利技術屬性】
技術研發人員：高菲，王富中，
申請(專利權)人：格科微電子上海有限公司，
類型：發明
國別省市：上海,31