一種寬帶數(shù)字解跳裝置制造方法及圖紙

本發(fā)明專利技術(shù)提供了一種寬帶數(shù)字解跳裝置，包括依次相連的采樣時(shí)鐘電路、寬帶A/D采樣轉(zhuǎn)換電路、信號(hào)處理電路和外部接口電路；其中，寬帶A/D采樣轉(zhuǎn)換電路用于接收寬帶射頻及高中頻信號(hào)；信號(hào)處理電路包括依次相連的時(shí)序控制電路、數(shù)字DDS電路和低通濾波電路；所述時(shí)序控制電路與寬帶A/D采樣轉(zhuǎn)換電路相連；所述低通濾波電路與外部接口電路相連。能夠用數(shù)字化的方式實(shí)現(xiàn)了突發(fā)通信中常要的解跳功能，且具有小型化，低功耗，高性價(jià)比等特點(diǎn)，可靠性高，擴(kuò)展性強(qiáng)。

【技術(shù)實(shí)現(xiàn)步驟摘要】
一種寬帶數(shù)字解跳裝置
本專利技術(shù)涉及一種寬帶數(shù)字解跳裝置，特別是涉及一種適用于突發(fā)通信系統(tǒng)中的寬帶解跳裝置。
技術(shù)介紹
為了解決信息擁堵，增強(qiáng)系統(tǒng)的抗干擾能力，現(xiàn)實(shí)中很多突發(fā)通信系統(tǒng)，比如二次雷達(dá)，都采用跳擴(kuò)頻技術(shù)體制，跳擴(kuò)頻系統(tǒng)比一般的系統(tǒng)具有更高的設(shè)計(jì)復(fù)雜度，尤其是接收信道中的模擬跳頻源和預(yù)選濾波器的設(shè)計(jì)，它們占用資源多，使用繁瑣，常常是影響系統(tǒng)成功與否的設(shè)計(jì)瓶頸。為了保證有較高的動(dòng)態(tài)和靈敏度，絕大多數(shù)接收機(jī)都選用經(jīng)典的超外差低中頻接收架構(gòu)，每次都要先經(jīng)過(guò)預(yù)選濾波器濾掉鏡頻和干擾信號(hào)，然后通過(guò)模擬混頻器和跳頻本振下變成固定的低中頻信號(hào)，從而實(shí)現(xiàn)解跳功能。但公知的是采用此種方式會(huì)增加較多的模擬信號(hào)處理環(huán)節(jié)，如預(yù)選濾波器、混頻器、跳頻本振、各種均衡器等，這些模擬電路的不僅會(huì)造成信號(hào)失真，而且對(duì)提高可靠性、縮小體積、降低成本和功耗也是不利的。同時(shí)，由于模擬濾波器限制了中頻帶寬，也導(dǎo)致了系統(tǒng)可擴(kuò)展性差。
技術(shù)實(shí)現(xiàn)思路
本專利技術(shù)要解決的技術(shù)問(wèn)題是提供一種系統(tǒng)設(shè)計(jì)復(fù)雜度更低，產(chǎn)品可靠性更高，擴(kuò)展性更好的適用于突發(fā)通信系統(tǒng)中的寬帶解跳裝置。本專利技術(shù)采用的技術(shù)方案如下：隨著大規(guī)模集成電路技術(shù)的迅速發(fā)展，數(shù)字信號(hào)處理的手段得到極大增強(qiáng)，現(xiàn)在FPGA內(nèi)部運(yùn)算速度最高可達(dá)近1GMHz，通過(guò)FPGA內(nèi)部上百萬(wàn)門的邏輯資源，實(shí)現(xiàn)接收系統(tǒng)的寬帶數(shù)字解跳變?yōu)榭赡堋Ｒ环N寬帶數(shù)字解跳裝置，其特征在于：包括依次相連的采樣時(shí)鐘電路、寬帶A/D采樣轉(zhuǎn)換電路、信號(hào)處理電路和外部接口電路；其中，寬帶A/D采樣轉(zhuǎn)換電路用于接收寬帶射頻及高中頻信號(hào)；信號(hào)處理電路包括依次相連的時(shí)序控制電路、數(shù)字DDS電路和低通濾波電路；所述時(shí)序控制電路與寬帶A/D采樣轉(zhuǎn)換電路相連；所述低通濾波電路與外部接口電路相連。所述采樣時(shí)鐘電路產(chǎn)生的時(shí)鐘信號(hào)精度小于等于1ppm，抖動(dòng)少于1ps。還包括連接于數(shù)字DDS電路與低通濾波電路之間的數(shù)字降速電路。所述時(shí)序控制電路又與外部接口電路和采樣時(shí)鐘電路相連。所述時(shí)序控制電路還包括數(shù)據(jù)緩存模塊。所述采樣時(shí)鐘電路還包括濾波匹配電路。所述寬帶A/D采樣轉(zhuǎn)換電路包括A/D轉(zhuǎn)換電路和兩個(gè)相同的無(wú)源差分匹配電路；兩個(gè)無(wú)源差分匹配電路串聯(lián)后與A/D轉(zhuǎn)換電路相連。所述兩個(gè)無(wú)源差分匹配電路背對(duì)背相連。所述數(shù)字DDS電路還包括隨機(jī)擾動(dòng)模塊，所述隨機(jī)擾動(dòng)模塊與DDS電路中相位累加器的寄存器和加法器相連；所述隨機(jī)擾動(dòng)模塊又與時(shí)序控制電路相連。所述低通濾波電路為倒置型低通濾波電路。與現(xiàn)有技術(shù)相比，本專利技術(shù)的有益效果是：能夠用數(shù)字化的方式實(shí)現(xiàn)了突發(fā)通信中常要的解跳功能，且具有小型化，低功耗，高性價(jià)比等特點(diǎn)，可靠性高，擴(kuò)展性強(qiáng)。附圖說(shuō)明圖1為本專利技術(shù)其中一實(shí)施例的原理示意圖。圖2為圖1所示實(shí)施例中的采樣時(shí)鐘電路的濾波匹配電路示意圖。圖3為圖1所示實(shí)施例中寬帶A/D采樣轉(zhuǎn)換電路中兩個(gè)無(wú)源差分器的連接示意圖。圖4為圖1所示實(shí)施例中數(shù)字DDS電路框圖。圖5為圖1所示實(shí)施例中數(shù)字降速電路框圖。圖6為圖1所示實(shí)施例中低通濾波電路框圖。具體實(shí)施方式為了使本專利技術(shù)的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本專利技術(shù)進(jìn)行進(jìn)一步詳細(xì)說(shuō)明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅用以解釋本專利技術(shù)，并不用于限定本專利技術(shù)。本說(shuō)明書(包括任何附加權(quán)利要求、摘要和附圖)中公開的任一特征，除非特別敘述，均可被其他等效或者具有類似目的的替代特征加以替換。即，除非特別敘述，每個(gè)特征只是一系列等效或類似特征中的一個(gè)例子而已。如圖1所示，一種寬帶數(shù)字解跳裝置，包括依次相連的采樣時(shí)鐘電路、寬帶A/D采樣轉(zhuǎn)換電路、信號(hào)處理電路和外部接口電路。其中，寬帶A/D采樣轉(zhuǎn)換電路用于接收寬帶射頻及高中頻信號(hào)，在時(shí)鐘驅(qū)動(dòng)下，把寬帶模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)，并提供給信號(hào)處理電路。采樣時(shí)鐘電路產(chǎn)生時(shí)鐘信號(hào)，傳輸給寬帶A/D采樣轉(zhuǎn)換電路。信號(hào)處理電路包括依次相連的時(shí)序控制電路、數(shù)字DDS電路和低通濾波電路；所述時(shí)序控制電路與寬帶A/D采樣轉(zhuǎn)換電路相連；所述低通濾波電路與外部接口電路相連。在本具體實(shí)施例中，所述采樣時(shí)鐘電路產(chǎn)生高精度(精度小于等于1ppm)、低抖動(dòng)(抖動(dòng)少于1ps)的時(shí)鐘信號(hào)。信號(hào)處理電路通過(guò)對(duì)單片F(xiàn)PGA編程，實(shí)現(xiàn)對(duì)輸入的寬帶信號(hào)進(jìn)行動(dòng)態(tài)的數(shù)字解跳，并把處理后得到的基帶數(shù)據(jù)送外部接口電路；外部接口電路與FPGA連接，用于將FPGA處理后的基帶數(shù)據(jù)送出。所述時(shí)序控制電路又與外部接口電路和采樣時(shí)鐘電路相連。外部接口電路接收外部控制信號(hào)，從而可以通過(guò)控制時(shí)序控制電路和采用時(shí)鐘電路來(lái)處理不同帶寬的射頻信號(hào)，方便在更多場(chǎng)合使用，適應(yīng)性和擴(kuò)展性強(qiáng)。在本具體實(shí)施例中，采樣時(shí)鐘電路還配置有SPI配置接口，F(xiàn)PGA中的時(shí)序控制電路通過(guò)接口對(duì)其設(shè)置不同參數(shù)，從而可以按照要求輸出高精度、低抖動(dòng)的時(shí)鐘信號(hào)，輸出還可包括COMS，LVDS，LVPECL等電平特性，適用性和擴(kuò)展性強(qiáng)。在本具體實(shí)施例中，應(yīng)用了帶通采樣定理，直接數(shù)字頻率合成，多速率信號(hào)處理技術(shù)，具體實(shí)現(xiàn)還涉及到了粘合各模塊的時(shí)序控制技術(shù)。根據(jù)奈奎斯特帶通采樣定理，采樣頻率至少要大于有用信號(hào)帶寬的兩倍，才能確保信號(hào)無(wú)失真回復(fù)。公知的采樣頻率是要滿足式(1)要求，且最佳采樣頻率要滿足式(2)要求。式中，為采樣頻率，fs和fL分別為載波信號(hào)的最大和最小頻率，n取能滿足fs≥2(fH-fL)的整數(shù)。專利技術(shù)中選取了式(2)中的采樣頻率，采樣頻率落在帶寬的拐點(diǎn)上，從而保證了采樣后的信號(hào)之間具有最大的保護(hù)帶寬。直接數(shù)字頻率合成涉及到把232內(nèi)的數(shù)據(jù)線性映射到0到2π的角度范圍內(nèi)，并輸出正交的正余弦值。還包括連接于數(shù)字DDS電路與低通濾波電路之間的數(shù)字降速電路。同時(shí)為了降低數(shù)據(jù)流處理速度，根據(jù)實(shí)際可進(jìn)行抽取控制，抽取變換見式(3)。通過(guò)FPGA編程對(duì)這幾部分進(jìn)行處理和控制，最終實(shí)現(xiàn)了圖1中所不實(shí)施例中的的基帶數(shù)據(jù)輸出。所述時(shí)序控制電路還包括數(shù)據(jù)緩存模塊。在外部信號(hào)的控制下，對(duì)輸入的數(shù)字信號(hào)進(jìn)行實(shí)時(shí)緩存，結(jié)合后續(xù)的DDS電路，該緩存可以保證DDS在動(dòng)態(tài)換頻時(shí)，數(shù)據(jù)不丟失；此外時(shí)序控制電路完成了，各個(gè)模塊的協(xié)同處理，比如采樣頻率、DDS相位，濾波器參數(shù)加載的管理，狀態(tài)機(jī)信號(hào)的啟動(dòng)以及整個(gè)系統(tǒng)的中各模塊的時(shí)鐘使能。要保證寬帶采樣，需要高質(zhì)量時(shí)鐘電路，時(shí)鐘抖動(dòng)對(duì)采樣信噪比的影響見式(4)和(5)。SNRjitter＝-201g(2πfAtjitter)dB(4)式中fA為信號(hào)輸入頻率，SNRADC為芯片固有的信噪比，其中SNRjitter為抖動(dòng)所帶來(lái)的惡化信噪比。本專利技術(shù)選用了400MHz時(shí)鐘采樣500MHz高中頻輸入示例，SNRADC為65dB，如要想得到總信噪比SNRtotal是60dB，根據(jù)式(4)和(5)可知tjitter要小于320飛秒，要求很高。針對(duì)此要求，選用了專用的時(shí)鐘芯片，比如Analog公司的AD951X系列芯片。同時(shí)，所述采樣時(shí)鐘電路還包括濾波匹配電路，要進(jìn)行時(shí)鐘濾波匹配電路設(shè)計(jì)(見圖2)。此電路對(duì)時(shí)鐘的相噪、啟動(dòng)時(shí)間和穩(wěn)定性有重大影響，相應(yīng)的電阻R和電容C的值，可根據(jù)鎖相環(huán)PLL的相關(guān)知識(shí)得出，示例中先讓時(shí)鐘芯片產(chǎn)生了2.0GHz內(nèi)部振蕩，最后再分頻出400MHz時(shí)鐘，由此算出的具體值為：R1-6.2KΩ，R2-3.04KΩ，C1-108pf，C2-1.47nf本文檔來(lái)自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
一種寬帶數(shù)字解跳裝置，其特征在于：包括依次相連的采樣時(shí)鐘電路、寬帶A/D采樣轉(zhuǎn)換電路、信號(hào)處理電路和外部接口電路；其中，寬帶A/D采樣轉(zhuǎn)換電路用于接收寬帶射頻及高中頻信號(hào)；信號(hào)處理電路包括依次相連的時(shí)序控制電路、數(shù)字DDS電路和低通濾波電路；所述時(shí)序控制電路與寬帶A/D采樣轉(zhuǎn)換電路相連；所述低通濾波電路與外部接口電路相連。

【技術(shù)特征摘要】
1.一種寬帶數(shù)字解跳裝置，其特征在于：包括依次相連的采樣時(shí)鐘電路、寬帶A/D采樣轉(zhuǎn)換電路、信號(hào)處理電路和外部接口電路；其中，寬帶A/D采樣轉(zhuǎn)換電路用于接收寬帶射頻及高中頻信號(hào)；信號(hào)處理電路包括依次相連的時(shí)序控制電路、數(shù)字DDS電路和低通濾波電路；所述時(shí)序控制電路與寬帶A/D采樣轉(zhuǎn)換電路相連；所述低通濾波電路與外部接口電路相連。2.根據(jù)權(quán)利要求1所述的寬帶數(shù)字解跳裝置，其特征在于：所述采樣時(shí)鐘電路產(chǎn)生的時(shí)鐘信號(hào)精度小于等于1ppm，抖動(dòng)少于1ps。3.根據(jù)權(quán)利要求2所述的寬帶數(shù)字解跳裝置，其特征在于：還包括連接于數(shù)字DDS電路與低通濾波電路之間的數(shù)字降速電路。4.根據(jù)權(quán)利要求1所述的寬帶數(shù)字解跳裝置，其特征在于：所述時(shí)序控制電路又與外部接口電路和采樣時(shí)鐘電路相連。5.根據(jù)權(quán)利要求1所述的寬帶數(shù)...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：徐曉聲，
申請(qǐng)(專利權(quán))人：鎮(zhèn)江高科信息科技有限公司，
類型：發(fā)明
國(guó)別省市：江蘇,32