半導體器件制造技術

一個實施方式的半導體器件具有經由中介層而相互電連接的第1半導體部件以及第2半導體部件。上述中介層具有多個第1信號布線路徑、以及路徑距離比上述多個第1信號布線路徑各自的路徑距離短的多個第2信號布線路徑。另外，上述第1半導體部件具備沿第1方向按順序排列的第1電極、第2電極以及第3電極。另外，上述第2半導體部件包括沿上述第1方向按順序排列的第4電極、第5電極以及第6電極。另外，上述第1電極經由上述第1信號布線路徑而與上述第4電極連接，上述第2電極經由上述第1信號布線路徑而與上述第5電極連接，上述第3電極經由上述第1信號布線路徑而與上述第6電極連接。

semiconductor device

One embodiment of the semiconductor device has first semiconductor components electrically connected to each other via a dielectric layer and a second semiconductor component. The intermediate layer has a plurality of first signal routing paths, and a plurality of second signal routing paths with shorter path distance than the respective first signal routing paths. In addition, the first semiconductor components have first electrodes, second electrodes and third electrodes arranged in sequence in first directions. In addition, the second semiconductor component includes fourth electrodes, fifth electrodes and sixth electrodes arranged sequentially in the first directions. In addition, the first electrode through the first signal wiring path and the fourth electrode connected to the second electrode through the first signal wiring path and the fifth electrode connected to the third electrode through the first signal wiring path and the sixth electrode connection.

【技術實現步驟摘要】
【國外來華專利技術】半導體器件
本專利技術涉及半導體器件，例如涉及應用于半導體芯片等多個半導體部件經由中介層相互電連接的半導體器件的有效技術。
技術介紹
日本特開2015-50314號公報(專利文獻1)中記載有如下實施方式：將布線薄膜粘貼于布線基板的芯片搭載面，并在布線薄膜上對多個半導體芯片進行相對配置。另外，下述非專利文獻1的圖1中記載有如下半導體器件：第1半導體部件和第2半導體部件經由具有多個通孔布線的布線基板而電連接。專利文獻1：日本特開2015-50314號公報非專利文獻1：TaijiSakai、外9名、“DesignandDemonstrationofLarge2.5DGlassInterposerforHighBandwidthApplications”、ProceedingoftheIEEECPMTSymposiumJapan2014、P.138-P.141
技術實現思路
存在經由中介層將多個半導體部件相互電連接而在半導體部件之間進行信號傳送的技術。另外，若在中介層設置有多個布線層，則易于對將多個半導體部件之間連接的布線進行布設，因此能夠增加布線路徑的數量。然而，已知若為了增加上述布線路徑的數量而增大設置于中介層的多個布線的配置密度，則從信號傳送的可靠性的觀點來看則存在問題。通過本說明書的記述以及附圖會使得其他問題和新的特征變得明朗。一個實施方式的半導體器件具有經由中介層而相互電連接的第1半導體部件以及第2半導體部件。上述中介層具有多個第1信號布線路徑、以及路徑距離比上述多個第1信號布線路徑各自的路徑距離短的多個第2信號布線路徑。另外，上述第1半導體部件具備沿第1方向按順序排列的第1電極、第2電極以及第3電極。另外，上述第2半導體部件包括沿上述第1方向按順序排列的第4電極、第5電極以及第6電極。另外，上述第1電極經由上述第1信號布線路徑而與上述第4電極連接，上述第2電極經由上述第1信號布線路徑而與上述第5電極連接，上述第3電極經由上述第1信號布線路徑而與上述第6電極連接。專利技術效果根據上述一個實施方式，能夠提高半導體器件的可靠性。附圖說明圖1是一個實施方式的半導體器件的俯視圖。圖2是圖1所示的半導體器件的仰視圖。圖3是沿著圖1的A-A線的剖視圖。圖4是示出將圖1～圖3所示的半導體器件搭載于安裝基板時的電路結構例的說明圖。圖5是圖3所示的中介層的周緣部的一部分的放大剖視圖。圖6是示意性地示出將圖4所示的邏輯芯片和存儲芯片連接的信號傳送路徑的布局的例子的說明圖。圖7是示意性地示出圖6所示的多個電極、多個通孔布線以及將多個電極之間電連接的布線的平面布局的例子的說明圖。圖8是示意性地示出將圖7所示的多個通孔布線之間電連接的布線的布局的例子的說明圖。圖9是示意性地示出作為相對于圖5～圖8所示的半導體器件的變形例的半導體器件的主要部分的剖視圖。圖10是示意性地示出圖9所示的中介層所具備的第1層的布線層的信號傳送路徑的布局例的說明圖。圖11是示意性地示出圖9所示的中介層所具備的第2層的布線層的信號傳送路徑的布局例的說明圖。圖12是示意性地示出圖9所示的中介層所具備的第3層的布線層的信號傳送路徑的布局例的說明圖。圖13是示意性地示出圖9所示的中介層所具備的第4層的布線層的信號傳送路徑的布局例的說明圖。圖14是示意性地示出圖9所示的中介層所具備的第5層的布線層的信號傳送路徑的布局例的說明圖。圖15是示意性地示出圖9所示的中介層所具備的第6層的布線層的信號傳送路徑的布局例的說明圖。圖16是示意性地示出圖9所示的中介層所具備的第7層的布線層的信號傳送路徑的布局例的說明圖。圖17是示意性地示出圖9所示的中介層所具備的第8層的布線層的信號傳送路徑的布局例的說明圖。圖18是圖16中的A部的放大俯視圖。圖19是示意性地示出圖16及圖17所示的信號傳送用的布線的布局的放大俯視圖。圖20是示出將作為相對于圖4所示的半導體器件的變形例的半導體器件搭載于安裝基板時的電路結構例的說明圖。圖21是示意性地示出圖20所示的電路結構中的電源布線以及基準電位布線的連接方法的例子的說明圖。圖22是示出相對于圖21的變形例的說明圖。圖23是示出圖21所示的邏輯芯片的電極的排列例的主要部分放大剖視圖。圖24是示出圖22所示的邏輯芯片的電極的排列例的主要部分放大剖視圖。圖25是示出相對于圖21的變形例的剖視圖。圖26是示出利用圖1～圖25說明的半導體器件的制造工序的概況的說明圖。圖27是示出針對圖6的研究例的說明圖。具體實施方式(本申請的記載形式、基本用語、用法的說明)在本申請中，為了便于說明，根據需要分為多個章節等而對實施方式進行記載，除了特別明確表示出并非如此的主旨的情況以外，這些章節并非相互獨立存在的，無論記載的先后順序如何，單個例子的各部分、一方是另一方的一部分詳細內容、或者一部分或全部的變形例等。另外，原則上對于同樣的部分而省略重復的說明。另外，除了特別明確表示出并非如此的主旨的情況、理論上限定于該數量的情況以及根據上下文邏輯關系明確可知并非如此的情況以外，實施方式中的各結構要素并非必不可少。同樣，在實施方式等的記載中，關于材料、組分等，即使說是“由A構成的X”等，除了特別明確表示出并非如此的主旨的情況以及根據上下文邏輯關系明確可知并非如此的情況以外，并不排除包括A以外的要素的結構。例如，若言及成分，意味著“包含A作為主要成分的X”等。例如，即使說是“硅部件”等，也并不限定于純硅，當然還包括SiGe(硅鍺)合金、其他以硅為主要成分的多元合金、含有其他添加物等的部件。另外，即使說是金鍍層、Cu層、鎳鍍層等，除了特別明確表示出并非如此的主旨的情況以外，不僅設為純粹的物質，還設為包含分別以金、Cu、鎳等為主要成分的部件。而且，即使在提及特定的數值、數量時，除了特別明確表示出并非如此的主旨的情況、理論上限定于該數量的情況以及根據上下文邏輯關系明確可知并非如此的情況以外，也可以是超過該特定的數值的數值，還可以是小于該特定的數值的數值。另外，在實施方式的各圖中，由相同或相似的附圖標記或參照編號來表示同一部分或同樣的部分，原則上不重復說明。另外，在附圖中，有時在變得繁瑣的情況下或者與空隙之間的區別明顯的情況下，即使在剖面中也將影線等省略。與此相關地，有時在根據說明等能明確可知的情況等下，即便是在平面中閉合的孔，也將背景的輪廓線省略。而且，有時即便不是剖面，為了明確表示并非空隙、或者為了明確示出區域的邊界，也標注影線或點圖案。＜關于中介層＞作為半導體封裝的方式之一，存在半導體芯片、或者層疊有多個半導體芯片的半導體芯片層疊體等半導體部件搭載于布線基板上的半導體器件。另外，近年來，與針對半導體部件的小型化的要求、或者高性能化的要求相應地，半導體部件所具有的電極呈現出高密度化的趨勢。在將高密度地排列有多個電極的半導體部件搭載于布線基板的情況下，在大多數情況下通過所謂的倒裝芯片連接方式進行搭載，該倒裝芯片連接方式為，使半導體部件所具備的多個電極和布線基板所具備的多個端子進行相對配置，并經由焊料等導電性部件對其進行電連接。然而，在倒裝芯片連接方式的情況下，需要使半導體部件所具備的多個電極的配置密度、和布線基板所具備的配置密度一致，但有時使上述多個電極和上述多個端子分別進行相本文檔來自技高網...

【技術保護點】
一種半導體器件，其中，具有：中介層，其具備供多個半導體部件搭載的第1面、位于所述第1面的相反側的第2面、以及設置于所述第1面的多個部件連接用端子；第1半導體部件，其具備第1主面、與所述第1主面交叉的第1側面以及設置于所述第1主面的多個第1部件電極，并在所述第1主面與所述中介層的所述第1面相對置的狀態下搭載于所述中介層的所述第1面上；以及第2半導體部件，其具備第2主面、與所述第2主面交叉的第2側面以及設置于所述第2主面的多個第2部件電極，并在所述第2主面與所述中介層的所述第1面相對置、且所述第2側面與所述第1半導體部件的所述第1側面相對置的狀態下搭載于所述中介層的所述第1面上，所述中介層具備：多個第1信號布線，其在俯視時在與所述第1半導體部件重疊的位置具有端部，并朝遠離所述第2半導體部件的方向延伸；多個第2信號布線，其在俯視時在與所述第1半導體部件重疊的位置具有端部，并朝接近所述第2半導體部件的方向延伸；多個第3信號布線，其在俯視時在與所述第2半導體部件重疊的位置具有端部，并朝遠離所述第1半導體部件的方向延伸；多個第4信號布線，其將所述第1信號布線和所述第2信號布線電連接；多個第1信號布線路徑，其經由所述多個第1信號布線、所述多個第3信號布線以及所述多個第4信號布線而將所述第1半導體部件和所述第2半導體部件電連接；以及多個第2信號布線路徑，其不經由所述多個第1信號布線、所述多個第3信號布線以及所述多個第4信號布線、且經由所述多個第2信號布線而將所述第1半導體部件和所述第2半導體部件電連接，所述第1半導體部件的所述多個第1部件電極具有與所述多個第1信號布線路徑連接的多個信號用第1電極、以及與所述多個第2信號布線路徑連接的多個信號用第2電極，所述第2半導體部件的所述多個第2部件電極具有經由所述多個第1信號布線路徑而與所述第1半導體部件的所述多個信號用第1電極連接的多個信號用第3電極、以及經由所述多個第2信號布線路徑而與所述多個信號用第2電極連接的多個信號用第4電極，所述第1半導體部件的所述多個信號用第1電極包括俯視時沿從接近所述第1側面一側朝向遠離所述第1側面一側的第1方向排列的第1電極、第2電極以及第3電極，所述第2半導體部件的所述多個信號用第3電極包括俯視時沿從遠離所述第2側面一側朝向接近所述第2側面一側的所述第1方向排列的第4電極、第5電極以及第6電極，所述第1半導體部件的所述第1電極與所述第2半導體部件的所述第4電極電連接，所述第1半導體部件的所述第2電極與所述第2半導體部件的所述第5電極電連接，所述第1半導體部件的所述第3電極與所述第2半導體部件的所述第6電極電連接。...

【技術特征摘要】
【國外來華專利技術】1.一種半導體器件，其中，具有：中介層，其具備供多個半導體部件搭載的第1面、位于所述第1面的相反側的第2面、以及設置于所述第1面的多個部件連接用端子；第1半導體部件，其具備第1主面、與所述第1主面交叉的第1側面以及設置于所述第1主面的多個第1部件電極，并在所述第1主面與所述中介層的所述第1面相對置的狀態下搭載于所述中介層的所述第1面上；以及第2半導體部件，其具備第2主面、與所述第2主面交叉的第2側面以及設置于所述第2主面的多個第2部件電極，并在所述第2主面與所述中介層的所述第1面相對置、且所述第2側面與所述第1半導體部件的所述第1側面相對置的狀態下搭載于所述中介層的所述第1面上，所述中介層具備：多個第1信號布線，其在俯視時在與所述第1半導體部件重疊的位置具有端部，并朝遠離所述第2半導體部件的方向延伸；多個第2信號布線，其在俯視時在與所述第1半導體部件重疊的位置具有端部，并朝接近所述第2半導體部件的方向延伸；多個第3信號布線，其在俯視時在與所述第2半導體部件重疊的位置具有端部，并朝遠離所述第1半導體部件的方向延伸；多個第4信號布線，其將所述第1信號布線和所述第2信號布線電連接；多個第1信號布線路徑，其經由所述多個第1信號布線、所述多個第3信號布線以及所述多個第4信號布線而將所述第1半導體部件和所述第2半導體部件電連接；以及多個第2信號布線路徑，其不經由所述多個第1信號布線、所述多個第3信號布線以及所述多個第4信號布線、且經由所述多個第2信號布線而將所述第1半導體部件和所述第2半導體部件電連接，所述第1半導體部件的所述多個第1部件電極具有與所述多個第1信號布線路徑連接的多個信號用第1電極、以及與所述多個第2信號布線路徑連接的多個信號用第2電極，所述第2半導體部件的所述多個第2部件電極具有經由所述多個第1信號布線路徑而與所述第1半導體部件的所述多個信號用第1電極連接的多個信號用第3電極、以及經由所述多個第2信號布線路徑而與所述多個信號用第2電極連接的多個信號用第4電極，所述第1半導體部件的所述多個信號用第1電極包括俯視時沿從接近所述第1側面一側朝向遠離所述第1側面一側的第1方向排列的第1電極、第2電極以及第3電極，所述第2半導體部件的所述多個信號用第3電極包括俯視時沿從遠離所述第2側面一側朝向接近所述第2側面一側的所述第1方向排列的第4電極、第5電極以及第6電極，所述第1半導體部件的所述第1電極與所述第2半導體部件的所述第4電極電連接，所述第1半導體部件的所述第2電極與所述第2半導體部件的所述第5電極電連接，所述第1半導體部件的所述第3電極與所述第2半導體部件的所述第6電極電連接。2.根據權利要求1所述的半導體器件，其中，所述多個第4信號布線分別形成在與形成有所述多個第1信號布線、所述多個第2信號布線以及所述多個第3信號布線的布線層不同的布線層。3.根據權利要求2所述的半導體器件，其中，所述中介層具備芯絕緣層，所述芯絕緣層包括：位于第1面與所述第2面之間的第3面、位于所述第3面的相反側且設置在所述第3面與所述第2面之間的第4面、以及從所述第3面以及所述第4面中的一方貫穿至另一方的多個通孔布線，所述多個通孔布線包括：沿從接近所述第1半導體部件的所述第1側面一側朝向遠離所述第1側面一側的第1方向排列的第1通孔布線、第2通孔布線以及第3通孔布線；以及沿從遠離所述第2半導體部件的所述第2側面一側朝向接近所述第2側面一側的所述第1方向排列的第4通孔布線、第5通孔布線以及第6通孔布線，所述第1半導體部件的所述第1電極經由所述第1通孔布線以及所述第4通孔布線而與所述第2半導體部件的所述第4電極電連接，所述第1半導體部件的所述第2電極經由所述第2通孔布線以及所述第5通孔布線而與所述第2半導體部件的所述第5電極電連接，所述第1半導體部件的所述第3電極經由所述第3通孔布線以及所述第6通孔布線而與所述第2半導體部件的所述第6電極電連接。4.根據權利要求3所述的半導體器件，其中，所述中介層具有：多個第1面側布線層，其設置于所述第1面與所述芯絕緣層之間；以及多個第2面側布線層，其設置于所述第2面與所述芯絕緣層之間，所述多個第1信號布線、所述多個第2信號布線以及所述多個第3信號布線分別形成于所述多個第1面側布線層中的某一個，所述多個第4信號布線分別形成于所述多個第2面側布線層中的某一個。5.根據權利要求3所述的半導體器件，其中，所述多個第2信號布線路徑各自未與所述多個通孔布線連接。6.根據權利要求1所述的半導體器件，其中，所述第1半導體部件的所述多個信號用第2電極包括俯視時沿從接近所述第1側面一側朝向遠離所述第1側面一側的第1方向排列的第7電極、第8電極以及第9電極，所述第2半導體部件的所述多個信號用第4電極包括俯視時沿從接近所述第2側面一側朝向遠離所述第2側面一側的第2方向排列的第10電極、第11電極以及第12電極，所述第1半導體部件的所述第7電極與所述第2半導體部件的所述第10電極電連接，所述第1半導體部件的所述第8電極與所述第2半導體部件的所述第11電極電連接，所述第1半導體部件的所述第9電極與所述第2半導體部件的所述第12電極電連接。7.根據權利要求1所述的半導體器件，其中，所述多個第1信號布線包括配置于所述中介層的第1布線層的多個第1布線、以及配置于位于比所述第1布線層更靠所述中介層的所述第2面側的第2布線層的多個第2布線，所述多個第3信號布線包括配置于所述第1布線層的多個第3布線、以及配置于所述第2布線層的多個第4布線，所述多個第1信號布線路徑包括經由所述多個第1布線以及所述多個第4布線而將所述第1半導體部件和所述第2半導體部件電連接的多個第1布線路徑、以及經由所述多個第2布線以及所述多個第3布線而將所述第1半導體部件和所述第2半導體部件電連接的多個第2布線路徑，所述第1半導體部件的所述第1電極和所述第2半導體部件的所述第4電極經由所述多個第1布線路徑以及所述多個第2布線路徑中的一方而電連接，所述第1半導體部件的所述第3電極和所述第2半導體部件的所述第6電極經由所述多個第1布線路徑以及所述多個第2布線路徑中的另一方而電連接。8.根據權利要求7所述的半導體器件，其中，所述多個第4信號布線包括配置于位于比所述第2布線層更靠所述中介層的所述第2面側的第5布線層的多個第5布線、以及配置于位于比所述第5布線層更靠所述中介層的所述第2面側的第6布線層的多個第6布線，所述第1布線路徑以及所述第2布線路徑中的一方包括所述多個第5布線，所述第1布線路徑以及所述第2布線路徑中的另一方包括所述多個第6布線。9.根據權利要求8所述的半導體器件，其中，在所述第5布線層形成有與所述第6布線層的所述多個第6布線連接的多個連接柱布線，所述多個連接柱布線在所述多個第5布線中相鄰的兩條布線之間沿所述兩條布線的延伸方向排列。10.根據權利要求8所述的半導體器件，其中，所述第5布線層具有供所述多個第5布線的一方的端部連接的多個第1端部連接柱布線、以及供所述多個第5布線的另一方的端部連接的多個第2端部連接柱布線，所述第6布線層具有供所述多個第6布線的一方的端部連接的多個第3端部連接柱布線；以及供所述多個第6布線的另一方的端部連接的多個第4端部連接柱布線，所述多個第1端部連接柱布線、所述多個第2端部連接柱布線、所述多個第3端部連接柱布線以及所述多個第4端部連接柱布線分別具有隔著第1假想...

【專利技術屬性】
技術研發人員：假屋崎修一，白井航，久保山賢一，
申請(專利權)人：瑞薩電子株式會社，
類型：發明
國別省市：日本,JP