一種基于FPGA的QSPI隔離驅(qū)動(dòng)裝置制造方法及圖紙

本發(fā)明專利技術(shù)公開了一種基于FPGA的QSPI隔離驅(qū)動(dòng)裝置。它包括FPGA芯片，所述FPGA芯片具有D0?D3端口、CLK端口和CS端口，所述FPGA芯片的D0?D3端口連接有用于數(shù)據(jù)輸出隔離的第一磁隔離電路和用于數(shù)據(jù)輸入隔離的第二磁隔離電路，所述第一磁隔離電路和第二磁隔離電路的另一端連接保護(hù)電路，所述FPGA芯片的CLK端口和CS端口連接有第三磁隔離電路，第三磁隔離電路另一端連接所述保護(hù)電路。本發(fā)明專利技術(shù)利用多個(gè)磁隔離電路來(lái)實(shí)現(xiàn)信號(hào)和電源及雙向數(shù)據(jù)的隔離，減弱或消除外界及系統(tǒng)內(nèi)部間的干擾，提高數(shù)據(jù)傳輸?shù)臏?zhǔn)確性和系統(tǒng)工作的穩(wěn)定性，使數(shù)據(jù)的傳輸效率更快。

【技術(shù)實(shí)現(xiàn)步驟摘要】
一種基于FPGA的QSPI隔離驅(qū)動(dòng)裝置
本專利技術(shù)屬于通信
，具體涉及一種基于FPGA的QSPI隔離驅(qū)動(dòng)裝置，特別是一種應(yīng)用在基于FPGA來(lái)實(shí)現(xiàn)QSPI串行通信和抗干擾要求較高的場(chǎng)合中的裝置。
技術(shù)介紹
QSPI是QueuedSPI的簡(jiǎn)寫，是Motorola公司推出的SPI接口的擴(kuò)展，具有隊(duì)列串行外圍接口協(xié)議，即QSPI協(xié)議。QSPI為四位數(shù)據(jù)線傳輸，傳輸速率大大提高，QSPI接口的端口包括CLK、CS、DQ0、DQ1、DQ2和DQ3，其中DQ0～DQ3是雙向傳輸?shù)摹SPI的通信技術(shù)對(duì)環(huán)境要求較高，而工業(yè)現(xiàn)場(chǎng)環(huán)境復(fù)雜惡劣，干擾源眾多，應(yīng)用時(shí)需與外部設(shè)備的接口進(jìn)行隔離，以免影響到外部接口的工作狀態(tài)。傳統(tǒng)的隔離方案一般是基于SPI的隔離裝置，而沒有QSPI的隔離裝置，SPI的數(shù)據(jù)傳輸是單向的，QSPI的數(shù)據(jù)傳輸是雙向的，在同等速率下ISPI的傳輸效率較低，基于SPI的隔離裝置無(wú)法應(yīng)用到QSPI通信中。
技術(shù)實(shí)現(xiàn)思路
本專利技術(shù)的目的就是為了解決上述
技術(shù)介紹
存在的不足，提供一種隔離效果好、抗干擾能力強(qiáng)的基于FPGA的QSPI隔離驅(qū)動(dòng)裝置。本專利技術(shù)采用的技術(shù)方案是：一種基于FPGA的QSPI隔離驅(qū)動(dòng)裝置，包括FPGA芯片，所述FPGA芯片具有D0-D3端口、CLK端口和CS端口，所述FPGA芯片的D0-D3端口連接有用于數(shù)據(jù)輸出隔離的第一磁隔離電路和用于數(shù)據(jù)輸入隔離的第二磁隔離電路，所述第一磁隔離電路和第二磁隔離電路的另一端連接保護(hù)電路，所述FPGA芯片的CLK端口和CS端口連接有第三磁隔離電路，第三磁隔離電路另一端連接所述保護(hù)電路。進(jìn)一步地，所述第一磁隔離電路、第二磁隔離電路和第三磁隔離電路均為磁隔離芯片。進(jìn)一步地，所述D0-D3端口與第一磁隔離電路和第二磁隔離電路之間設(shè)有第一整形電路。進(jìn)一步地，所述第一整形電路包括設(shè)置于第一磁隔離電路輸入端的多個(gè)第一限流電阻和設(shè)置于第二磁隔離電路輸出端的多個(gè)第一整形電阻。進(jìn)一步地，所述第一磁隔離電路和第二磁隔離電路與保護(hù)電路之間設(shè)有第二整形電路。進(jìn)一步地，所述第二整形電路包括設(shè)置于第一磁隔離電路輸出端的多個(gè)第二整形電阻和設(shè)置于第二磁隔離電路輸入端的多個(gè)第二限流電阻。進(jìn)一步地，所述FPGA芯片具有連接上層控制設(shè)備的網(wǎng)口。進(jìn)一步地，所述保護(hù)電路包括靜電保護(hù)電路和浪涌保護(hù)電路，所述靜電保護(hù)電路的輸入端分別連接所述第一磁隔離電路、第二磁隔離電路和第三磁隔離電路的另一端，靜電保護(hù)電路的輸出端連接浪涌保護(hù)電路的輸入端。更進(jìn)一步地，所述保護(hù)電路的輸出端具有連接外部設(shè)備的輸出接口，輸出接口包括CLK接口、CS接口和D0-D3接口。本專利技術(shù)的有益效果是：利用多個(gè)磁隔離電路來(lái)實(shí)現(xiàn)信號(hào)和電源及雙向數(shù)據(jù)的隔離，減弱或消除外界及系統(tǒng)內(nèi)部間的干擾，提高數(shù)據(jù)傳輸?shù)臏?zhǔn)確性和系統(tǒng)工作的穩(wěn)定性，使數(shù)據(jù)的傳輸效率更快；利用整形電路減弱信號(hào)間的相互影響，通過(guò)網(wǎng)口與上層相連，從而來(lái)控制多個(gè)裝置實(shí)現(xiàn)并行傳輸，提高工作效率；利用保護(hù)電路可以有效的防止雷擊和防止靜電，從而保護(hù)裝置不被損壞。附圖說(shuō)明圖1為本專利技術(shù)的原理示意圖。圖2為本專利技術(shù)第一磁隔離電路和第二磁隔離電路的示意圖圖3為本專利技術(shù)第三磁隔離電路的示意圖圖4為本專利技術(shù)保護(hù)電路的原理示意圖。圖中：1-FPGA芯片；2-第一磁隔離電路；3-第二磁隔離電路；4-第三磁隔離電路；5-第一整形電路；6-第二整形電路；7-保護(hù)電路；8-靜電保護(hù)電路；9-浪涌保護(hù)電路；10-網(wǎng)口；11-輸出接口。具體實(shí)施方式下面結(jié)合附圖和具體實(shí)施例對(duì)本專利技術(shù)作進(jìn)一步的詳細(xì)說(shuō)明，便于清楚地了解本專利技術(shù)，但它們不對(duì)本專利技術(shù)構(gòu)成限定。FPGA：FieldProgrammableGateArray)，即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。FPGA可做其它全定制或半定制ASIC電路的中試樣片。FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳。FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。FPGA采用高速CMOS工藝，功耗低，可以與CMOS、TTL電平兼容。在測(cè)控系統(tǒng)中FPGA平臺(tái)上開發(fā)應(yīng)用類QSPI通信，對(duì)于擴(kuò)展QSPI通信技術(shù)和FPGA技術(shù)在測(cè)控系統(tǒng)中的應(yīng)用具有重要意義。如圖1-4所示，本專利技術(shù)包括FPGA芯片1，所述FPGA芯片1具有D0-D3端口、CLK端口和CS端口，其中，DQ0～DQ3端口為串行數(shù)據(jù)輸入輸出信號(hào)端，CLK端口為串行時(shí)鐘輸出端，CS端口為片選信號(hào)端。所述FPGA芯片1的D0-D3端口連接有用于數(shù)據(jù)輸出隔離的第一磁隔離電路2和用于數(shù)據(jù)輸入隔離的第二磁隔離電路3，所述第一磁隔離電路2和第二磁隔離電路3的另一端連接保護(hù)電路7，所述FPGA芯片1的CLK端口和CS端口連接有第三磁隔離電路4，第三磁隔離電路4另一端連(輸出端)接所述保護(hù)電路7。本專利技術(shù)通過(guò)多個(gè)磁隔離電路并聯(lián)來(lái)實(shí)現(xiàn)QSPI的雙向數(shù)據(jù)隔離，來(lái)減弱或消除外界及系統(tǒng)內(nèi)部間的干擾，提高數(shù)據(jù)傳輸?shù)臏?zhǔn)確性和系統(tǒng)工作的穩(wěn)定性。上述方案中，第一磁隔離電路2、第二磁隔離電路3和第三磁隔離電路4均為磁隔離芯片，如圖2、圖3所示，第一磁隔離電路2、第二磁隔離電路3和第三磁隔離電路4分別為磁隔離芯片U1、U2和U3，U1、U2和U3均采用MAX14931FASE+型號(hào)的芯片。上述方案中，由于QSPI的D0～D3數(shù)據(jù)傳輸是雙向的，當(dāng)D0～D3作為輸入或輸出信號(hào)時(shí)，會(huì)影響輸出或輸入的信號(hào)判斷，因此需要設(shè)置整形電路來(lái)減弱信號(hào)間的相互影響。具體地，整形電路包括D0-D3端口與第一磁隔離電路2和第二磁隔離電路3之間設(shè)置的第一整形電路5，以及第一磁隔離電路2和第二磁隔離電路3與保護(hù)電路7之間設(shè)置的第二整形電路6。其中第一整形電路5包括設(shè)置于第一磁隔離電路2輸入端的多個(gè)第一限流電阻和設(shè)置于第二磁隔離電路3輸出端的多個(gè)第一整形電阻，多個(gè)第一限流電阻分別為電阻R3、電阻R5、電阻R7和電阻R9，多個(gè)第一整形電阻分別為電阻R13、電阻R15、電阻R17和電阻R19。第二整形電路6包括設(shè)置于第一磁隔離電路2輸出端的多個(gè)第二整形電阻和設(shè)置于第二磁隔離電路3輸入端的多個(gè)第二限流電阻，多個(gè)第二整形電阻分別為電阻R4、電阻R6、電阻R8和電阻R10，多個(gè)第二限流電阻分別為電阻R14、電阻R16、電阻R18和電阻R20。通過(guò)在磁隔離芯片U1的輸出端串聯(lián)電阻R4、電阻R6、電阻R8、電阻R10，以及磁隔離芯片U2的輸出端串聯(lián)電阻R13、電阻R15、電阻R17和電阻R19，可以降低回流的信號(hào)幅值，使回流的信號(hào)幅值低于芯片U1、U2的VIH值，不影響IO電平門限值的判斷，從而達(dá)到不影響信號(hào)的傳輸。在磁隔離芯片U1的輸入端串聯(lián)電阻R3、電阻R5、電阻R7和電阻R9，以及磁隔離芯片U2的輸入端串聯(lián)電阻R14、電阻R16、電阻R18和電阻R20，可以限制回路電流，防止電流過(guò)大。上述方案中，F(xiàn)PGA芯片1具有連接上層控制設(shè)備的網(wǎng)口10，通過(guò)網(wǎng)口10與上層相連，從而來(lái)控制多個(gè)裝置實(shí)現(xiàn)并行傳輸，提高工作效率。上述方案中，保護(hù)電路7包括靜電保護(hù)電路8和浪涌保護(hù)電路9，所述靜電保護(hù)電路8的輸入端分別連接所述第一磁隔離電本文檔來(lái)自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
1.一種基于FPGA的QSPI隔離驅(qū)動(dòng)裝置，其特征在于：包括FPGA芯片(1)，所述FPGA芯片(1)具有D0?D3端口、CLK端口和CS端口，所述FPGA芯片(1)的D0?D3端口連接有用于數(shù)據(jù)輸出隔離的第一磁隔離電路(2)和用于數(shù)據(jù)輸入隔離的第二磁隔離電路(3)，所述第一磁隔離電路(2)和第二磁隔離電路(3)的另一端連接保護(hù)電路(7)，所述FPGA芯片(1)的CLK端口和CS端口連接有第三磁隔離電路(4)，第三磁隔離電路(4)另一端連接所述保護(hù)電路(7)。

【技術(shù)特征摘要】
1.一種基于FPGA的QSPI隔離驅(qū)動(dòng)裝置，其特征在于：包括FPGA芯片(1)，所述FPGA芯片(1)具有D0-D3端口、CLK端口和CS端口，所述FPGA芯片(1)的D0-D3端口連接有用于數(shù)據(jù)輸出隔離的第一磁隔離電路(2)和用于數(shù)據(jù)輸入隔離的第二磁隔離電路(3)，所述第一磁隔離電路(2)和第二磁隔離電路(3)的另一端連接保護(hù)電路(7)，所述FPGA芯片(1)的CLK端口和CS端口連接有第三磁隔離電路(4)，第三磁隔離電路(4)另一端連接所述保護(hù)電路(7)。2.根據(jù)權(quán)利要求1所述的基于FPGA的QSPI隔離驅(qū)動(dòng)裝置，其特征在于：所述第一磁隔離電路(2)、第二磁隔離電路(3)和第三磁隔離電路(4)均為磁隔離芯片。3.根據(jù)權(quán)利要求1所述的基于FPGA的QSPI隔離驅(qū)動(dòng)裝置，其特征在于：所述D0-D3端口與第一磁隔離電路(2)和第二磁隔離電路(3)之間設(shè)有第一整形電路(5)。4.根據(jù)權(quán)利要求3所述的基于FPGA的QSPI隔離驅(qū)動(dòng)裝置，其特征在于：所述第一整形電路(5)包括設(shè)置于第一磁隔離電路輸入端的多個(gè)第一限流電阻和設(shè)置于第二磁隔離電路輸出端的多個(gè)第一整形電阻。...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：程洪，余廣得，劉斌，
申請(qǐng)(專利權(quán))人：武漢精測(cè)電子集團(tuán)股份有限公司，
類型：發(fā)明
國(guó)別省市：湖北,42