一種存儲裝置制造方法及圖紙

本發明專利技術提供一種存儲裝置，所述裝置包括邏輯芯片，以及一個或多個存儲芯片，用于連接或鍵合邏輯和存儲器芯片的封裝以實現芯片間傳導電信號，設置在封裝內的互連網絡用于提供多個路徑的電連接(i)封裝外部連接器和邏輯芯片之間的DQ和DQS信號的多個導電路徑，以及(ii)將內部DQ和/或連接邏輯芯片和存儲器陣列芯片DQS信號電分離，其中內部DQ和/或連接邏輯芯片存儲器陣列芯片DQS信號布線路徑要短，即小于整個封裝長度的一半。實現花費很少的時間即可完成內存芯片的全面重新設計，提高了存儲裝置內部邏輯芯片和存儲芯片之間的數據傳輸速度，提高了存儲器陣列芯片和外界環境(其它芯片)通信的可靠性。

【技術實現步驟摘要】
一種存儲裝置
本專利技術涉及半導體集成領域，特別是一種存儲裝置。
技術介紹
動態隨機存取存儲器DRAM和閃存Flash存儲器技術已發展多年，DRAM和Flash的基本技術基本上保持不變，只是接口隨時間變化不斷更新，例如快速頁面模式(FPM)，擴展數據輸出(EDO)，同步DRAM(SDRAM)，雙倍數據速率1-4(DDR1，DDR2，DDR3，DDR4)等。圖1顯示了DRAM的基本架構。外部提供的行地址被解碼并導致字線WL的激活，例如，連接到8192個單獨的存儲單元的門。這將會開始一個感測過程，放大那些微弱的信號，如8192個單獨的存儲單元，并將它們保存在讀出放大器SA中。之后，將通過相同的外部地址線在行地址之后順序提供列地址。該列地址通過選擇WL的子集的列解碼器提供，即，例如8192個選定的位的子集。在我們的例子中，1：128解碼選擇8192個感測位中的64個被轉發到次級讀出放大器。當今最先進的DRAM技術通常執行所謂的預取，即在內部訪問更多的數據，而不是轉發到外部引腳。在我們的例子中，我們預取了64位，然后通過一個序列發生器順序地將其轉發到外部I/O驅動器(例如4個16位依次被16個I/O驅動器驅動)。圖2顯示了典型DRAM架構實現的具體例子。為了最低功耗和最低成本，這種DRAM通常以低成本和低性能的CMOS或類似技術完成。實際的存儲單元被分成幾個，例如，4個獨立的內存塊。通過用于外部連接的焊盤行訪問DRAM。在大多數標準設計中，如圖所示采用中央焊盤排列設計，但也有分布在芯片四周的設計。用于從內部存儲器單元到外部焊盤的信號處理的邏輯電路部分位于深內存陣列芯片之外。不幸的是，由于在同一芯片上，這個信號處理電路必須以相同的差的CMOS技術來實現，以折中性能參數，如速度和功耗。圖3顯示了一個標準FBGA(FineBallGridArray，細間距球柵陣列封裝)78(管腳)元件，其中DRAM芯片301面朝下地連接在襯底302材料上。通過線303鍵合，它通過襯底底部的信號線連接到外部封裝球上。其他配置也可能是芯片正面朝上或多個芯片彼此并排或堆疊放置(參見例如圖4)。基板實現一個，兩個或多個布線層級以將引線鍵合或以其他方式連接的芯片信號連接到外部封裝連接器(通常為焊球)。圖5作為例子示出了單層基板的布線。此外，還可以通過在芯片之上提供一個或多個導電布線層的技術在芯片上連接信號。其中一種最先進的技術就是RDL--再分配層技術。圖6示出了在芯片上應用單層RDL技術以將芯片焊盤布線和連接到芯片上的不同位置的示例。為了完整起見，我們在圖7中列出了JEDEC標準定義的DRAM操作的最重要的信號，這些名稱在一些權利要求和其他相關專利中被引用。
技術實現思路
本專利技術的目的是提供一種存儲裝置，旨在解決提供一種新型的存儲器的封裝技術，實現花費很少的時間即可完成內存芯片的全面重新設計，提高了存儲裝置內部邏輯芯片和存儲芯片之間的數據傳輸速度，提高了內存陣列芯片和外界環境(其它芯片)通信的可靠性。為了達到上述目的，本專利技術提供一種存儲裝置，包括：邏輯芯片，以及一個或多個存儲芯片；所述邏輯芯片采用第一種工藝技術，所述存儲芯片采用第二種工藝技術，第一種工藝技術不同于第二種工藝技術；存儲裝置中采用連接或鍵合邏輯和存儲器芯片的封裝，以實現芯片間傳導電信號；存儲裝置中設置在封裝內的互連網絡，用于提供多個路徑的電連接(i)封裝外部連接器和邏輯芯片之間的DQ和DQS信號的多個導電路徑，以及(ii)將內部DQ和/或連接邏輯芯片內存陣列芯片DQS信號電分離，其中內部DQ和/或連接邏輯芯片內存陣列芯片DQS信號布線路徑要短，即小于整個封裝長度的一半。優選地，所述存儲裝置還包括：設置在封裝內的互連網絡，用于提供多個路徑的電連接(i)封裝外部連接器和邏輯芯片之間的地址信號的多個導電路徑，以及(ii)邏輯芯片和內存陣列芯片之間的電相同或電隔離的地址信號，以及(iii)封裝外部連接器與邏輯芯片之間的命令信號，以及(iv)邏輯芯片與內存陣列芯片之間的內部命令信號。優選地，所述邏輯芯片的任務是將數據從內部DQ信號未改變地傳送到封裝外部DQ連接器，邏輯芯片采用第一種工藝技術，該工藝技術為芯片或晶圓技術，所述第一種工藝技術為雙極技術，該雙極技術高泄漏和高功耗，具有數據傳輸速率快的特點。優選地，所述存儲芯片采用第二工藝技術，該工藝技術為芯片或晶圓技術，所述存儲器芯片采用符合JEDEC標準的BGA-78封裝，或者采用符合JEDEC標準的BGA-96封裝，或者采用符合JEDEC標準的BGA-136封裝，或者采用符合JEDEC標準的BGA-144封裝。優先地，所述存儲裝置中的無源網絡組件還包括一個或多個電容器，至少有一個端子電連接到VDDQ，一個或多個電容器，至少有一個端子電連接到VSSQ。優先地，所述封裝外部的連接器和邏輯芯片之間的多個內部DQ和DQS信號，其與邏輯芯片和內存陣列之間的內部DQ和DQS內部信號不同。優先地，所述存儲裝置中，從邏輯芯片到內存陣列的內部DQ信號的數量是從邏輯芯片到封裝外部連接器的DQ信號的整數倍，所述整數倍為2,4,8,16,32和64的倍數。優先地，所述存儲裝置中，設置在封裝內的互連網絡，提供多個導電路徑，用于將(i)封裝外部VDDQ和VDDS信號的大部分(大于50％)電連接到邏輯芯片。優先地，所述存儲陣列芯片為JEDEC標準SDRDRAM，或JEDEC標準DDRDRAM，或JEDEC標準DDR-2DRAM，或JEDEC標準DDR-3DRAM，或JEDEC標準DDR-或者JEDEC標準的NORFlash，或者JEDEC標準的NANDFlash。所述存儲器裝置是JEDECDDR-4，或DDR-3，或DDR-2，或DDR-1，或SDR，或Nor-Flash，或Nand-Flash除了I/O電容和功耗規范之外的閃存兼容，以及符合JEDEC標準的DRAM或Nor-Flash或Nand-Flash封裝。所述邏輯芯片實現了任何JEDEC定義的標準DRAM接口，如FPM(快速尋呼模式)，EDO(擴展數據輸出)，SDR(同步數據速率)，DDR-1，DDR-2，DDR-3，DDR-4(DDR＝雙倍數據速率)，或任何JEDEC標準的NOR閃存或Nand-Flash接口；至少有一個內存芯片可以實現任何JEDEC定義的標準DRAM接口，如FPM(快速頁面模式)，EDO(擴展數據輸出)，SDR(同步數據速率)，DDR-1，DDR-2，DDR-3，DDR-4(DDR＝雙倍數據速率)或任何JEDEC標準的NOR閃存或Nand-Flash接口。本專利技術實施例提供的一種存儲裝置，由內存芯片和邏輯芯片組成，芯片采用兩種不同的技術實現，但封裝在一起，并且剛好滿足標準的DRAM封裝尺寸。在具體實現過程中，將內存陣列大部分與邏輯電路分開，并在兩個不同的單獨芯片上以兩種不同的技術來實現，將邏輯芯片與一個或幾個內存陣列芯片(以下稱為CellDRAM，即內存陣列芯片)組合在一個單獨的元件封裝包中。具體而言，在標準FBGA存儲器封裝中實現它們，例如，FBGA-78或FBGA-96。新的封裝技術可以有效地實現這種存儲系統。表面上，這似乎增加了產品成本，然而，采用這種方式可以實現具體許多好處的革命本文檔來自技高網...

【技術保護點】
1.一種存儲裝置，其特征在于，包括邏輯芯片，以及一個或多個存儲芯片；所述邏輯芯片采用第一種工藝技術，所述存儲芯片采用第二種工藝技術，第一種工藝技術不同于第二種工藝技術；存儲裝置中采用連接或鍵合邏輯和存儲器芯片的封裝，以實現芯片間的導電信號的傳輸；存儲裝置中提供多個導電通道的電連接的設置在封裝包內的互連網絡包括(i)在封裝外部連接器和邏輯芯片之間的DQ和DQS信號，以及(ii)內部的DQ和/或內部的DQS信號電分離，內部DQ和/或內部的DQS信號連接邏輯芯片與內存陣列芯片，其中內部DQ和/或內部的DQS信號連接邏輯芯片與內存陣列芯片是短的，即少于封裝包的長度的一半；所述DQ信號為數據信號，信號類型為輸入/輸出數據信號，所述DQS信號為數據片選信號，信號類型為輸入/輸出控制信號。

【技術特征摘要】
1.一種存儲裝置，其特征在于，包括邏輯芯片，以及一個或多個存儲芯片；所述邏輯芯片采用第一種工藝技術，所述存儲芯片采用第二種工藝技術，第一種工藝技術不同于第二種工藝技術；存儲裝置中采用連接或鍵合邏輯和存儲器芯片的封裝，以實現芯片間的導電信號的傳輸；存儲裝置中提供多個導電通道的電連接的設置在封裝包內的互連網絡包括(i)在封裝外部連接器和邏輯芯片之間的DQ和DQS信號，以及(ii)內部的DQ和/或內部的DQS信號電分離，內部DQ和/或內部的DQS信號連接邏輯芯片與內存陣列芯片，其中內部DQ和/或內部的DQS信號連接邏輯芯片與內存陣列芯片是短的，即少于封裝包的長度的一半；所述DQ信號為數據信號，信號類型為輸入/輸出數據信號，所述DQS信號為數據片選信號，信號類型為輸入/輸出控制信號。2.根據權利要求1所述的一種存儲裝置，其特征在于，還包括：用于提供多個導電通道的電連接的設置在封裝包內的互連網絡還包括(i)在封裝外部連接器和邏輯芯片之間的地址信號，以及(ii)在邏輯芯片和內存陣列芯片之間使用相同或電分離的地址信號，以及(iii)封裝外部連接器與邏輯芯片之間的命令信號，以及(iv)邏輯芯片與內存陣列芯片之間的內部命令信號。3.根據權利要求2所述的一種存儲裝置，其特征在于，邏輯芯片的任務是將數據從內部DQ信號未改變地傳送到封裝外部DQ連接器，邏輯芯片采用第一種工藝技術，該工藝技術為芯片或晶圓技術，所述第一種工藝技術為雙極技術，該雙極技術高泄漏和高功耗，具有數據傳輸速率快的特點。4.根據權利要求1或2所述的一種存儲裝置，其特征在于，存儲芯片采用第二種工藝技術，該工藝技術為芯片或晶圓技術，存儲器芯片采用符合JEDEC標準的BGA-78封裝，或者采用符合JEDEC標準的BGA-96封裝，或者采用符合JEDEC標準的BGA-136封裝，或者采用符合JEDEC標準的BGA-144封裝。5.根據權利要求1所述的一種存儲裝置，其特征在于，還包括以下無源網絡組件：一個或多個電容器，至少有一個端子電連接到VDDQ；一個或...

【專利技術屬性】
技術研發人員：濮必得，殷和國，趙修金，
申請(專利權)人：濟南德歐雅安全技術有限公司，
類型：發明
國別省市：山東,37