基于重新定時的時鐘生成和殘余邊帶(RSB)增強電路制造技術

本公開的特定方面總體涉及用于生成時鐘信號的方法和裝置。例如，本公開的特定方面提供了一種時鐘生成電路。時鐘生成電路可以包括與第二晶體管(404)級聯連接的第一晶體管(402)，其中電路的輸入時鐘(Clk_in)節點耦合到第一和第二晶體管的柵極。時鐘生成電路還可以包括分頻器電路(406)，其具有耦合到輸入時鐘節點的輸入，其中分頻器電路的輸出(Div_out)耦合到第二晶體管的源極，并且其中電路的輸出節點(Clk_out)耦合到第一和第二晶體管的漏極。

Clock Generation and Residual Sideband (RSB) Enhancement Circuit Based on Retiming

Specific aspects of the present disclosure generally relate to methods and devices for generating clock signals. For example, a clock generation circuit is provided in a particular aspect of the present disclosure. The clock generation circuit may include a first transistor (402) cascaded with a second transistor (404), where the input clock (Clk_in) node of the circuit is coupled to the gates of the first and second transistors. The clock generation circuit may also include a frequency divider circuit (406), which has input coupled to the input clock node, in which the output of the frequency divider circuit (Div_out) is coupled to the source of the second transistor, and the output node of the circuit (Clk_out) is coupled to the drain of the first and second transistors.

【技術實現步驟摘要】
【國外來華專利技術】基于重新定時的時鐘生成和殘余邊帶(RSB)增強電路相關申請的交叉引用本專利申請要求2016年9月14日提交的申請號為15/265,217的美國專利申請的權益，該專利申請被轉讓給本申請的受讓人，并且在此其全部內容通過引用明確地并入本文。
本公開的特定方面總體涉及電子電路，并且更具體地，涉及一種用于生成時鐘信號的電路。
技術介紹
無線通信網絡被廣泛部署以提供各種通信服務，諸如電話、視頻、數據、消息、廣播等。這種網絡(通常是多址接入網絡)通過共享可用的網絡資源來支持多個用戶的通信。例如，一個網絡可以是3G(第三代移動電話標準和技術)系統，其可以通過包括以下的各種3G無線電接入技術(RAT)中的任意一種提供網絡服務：EVDO(演進數據優化)、lxRTT(1次無線電傳輸技術，或簡稱1x)、W-CDMA(寬帶碼分多址)、UMTS-TDD(通用移動電信系統-時分雙工)、HSPA(高速分組接入)、GPRS(通用分組無線電服務)、或EDGE(全球演進的增強數據速率)。3G網絡是廣域蜂窩電話網絡，其演進為除語音呼叫外還包括高速互聯網接入和視頻電話。此外，3G網絡可以比其它網絡系統建立得更多并且提供比其它網絡系統更大的覆蓋區域。這種多址接入網絡還可以包括碼分多址(CDMA)系統、時分多址(TDMA)系統、頻分多址(FDMA)系統，正交頻分多址(OFDMA)系統、單載波FDMA(SC-FDMA)網絡、第三代合作伙伴計劃(3GPP)長期演進(LTE)網絡和長期演進高級(LTE-A)網絡。無線通信網絡可以包括可以支持多個移動臺的通信的多個基站。移動臺(MS)可以經由下行鏈路和上行鏈路與基站(BS)通信。下行鏈路(或前向鏈路)指從基站到移動站的通信鏈路，上行鏈路(或反向鏈路)指從移動站到基站的通信鏈路?；究梢栽谙滦墟溌飞蠈祿涂刂菩畔l送到移動站和/或可以在上行鏈路上從移動站接收數據和控制信息。MS和BS可以生成待用于接收和/或發送信號的一個或多個時鐘信號。例如，時鐘信號(例如，本地振蕩信號)可以用于上變頻信號以用于傳輸和/或下變頻所接收到的信號。可以經由一個或多個混頻器和分頻器電路來執行這些操作。
技術實現思路
本公開的特定方面總體涉及生成時鐘信號。本公開的特定方面提供了一種時鐘生成電路。時鐘生成電路總體上包括：第一晶體管，與第二晶體管級聯連接，其中電路的輸入時鐘節點耦合到第一和第二晶體管的柵極；以及分頻器電路，具有耦合到輸入時鐘節點的輸入，其中分頻器電路的輸出耦合到第二晶體管的源極，并且其中電路的輸出節點耦合到第一和第二晶體管的漏極。本公開的特定方面提供了一種用于生成差分時鐘信號的電路。電路總體上包括：第一p溝道金屬氧化物半導體(PMOS)晶體管，與第一n溝道金屬氧化物半導體(NMOS)晶體管級聯連接，其中第一PMOS晶體管的源極耦合到電壓軌；以及第二PMOS晶體管，與第二NMOS晶體管級聯連接，其中第二NMOS晶體管的源極耦合到參考電位，第一NMOS晶體管和第二PMOS晶體管的源極耦合至電路的差分輸出節點的第一輸出，第一PMOS晶體管的柵極和第二NMOS晶體管的柵極耦合到電路的差分輸入的第一輸入時鐘節點，第一NMOS晶體管的柵極和第二PMOS晶體管的柵極耦合到差分輸入的第二輸入時鐘節點。本公開的特定方面提供了一種用于生成輸出時鐘信號的方法。方法通常包括：在第一晶體管和第二晶體管的柵極處接收輸入時鐘信號，其中第一和第二晶體管級聯連接；劃分輸入時鐘信號的頻率以生成分頻時鐘信號；將分頻時鐘信號提供給第一晶體管的源極；以及基于輸入時鐘信號和分頻時鐘信號在第一和第二晶體管的漏極處生成輸出時鐘信號。本公開的特定方面提供了一種用于生成差分時鐘信號的方法，該差分時鐘信號與差分輸入時鐘信號相比具有減小的相位延遲。方法總體包括：在與第一NMOS晶體管級聯連接的第一PMOS晶體管的柵極和與第二PMOS晶體管級聯連接的第二NMOS晶體管的柵極處接收差分輸入時鐘信號的第一輸入時鐘信號；在第一NMOS晶體管的柵極和第二PMOS晶體管的柵極處接收差分輸入時鐘信號的第二輸入時鐘信號；以及在第一NMOS晶體管和第二PMOS晶體管的源極處生成差分輸出時鐘信號的第一輸出時鐘信號。附圖說明因此，可以通過參照方面獲得可以詳細地理解本公開的上述特征的方式、上文簡要概述的更特定的描述，其中一些方面在附圖中示出。然而，應該注意的是，附圖僅示出了本公開的特定典型方面，因此將不被視為限制其范圍，描述可以允許其它等同有效的方面。圖1是根據本公開的特定方面的示例無線通信網絡的示圖。圖2是根據本公開的特定方面的示例接入點(AP)和示例用戶終端的框圖。圖3是根據本公開的特定方面的示例收發器前端的框圖。圖4示出了根據本申請的特定方面的用于生成時鐘信號的示例電路。圖5是示出根據本公開的特定方面的由圖4的電路生成的示例信號的曲線圖。圖6A示出根據本公開的特定方面的示例殘余邊帶(RSB)增強電路。圖6B-6D是根據本公開的特定方面的圖6A的示例RSB增強電路的示例輸入和輸出信號的曲線圖。圖7示出了根據本公開的特定方面的利用晶體管實施的圖6A的示例RSB增強電路。圖8示出了根據本公開的特定方面的具有兩個輔助晶體管的圖6A的示例RSB增強電路。圖9示出了根據本公開的特定方面的具有四個輔助晶體管的圖6A的示例RSB增強電路。圖10示出了根據本公開的特定方面的用于生成差分時鐘信號的示例RSB增強電路。圖11A和11B示出了根據本公開的特定方面的使用RSB增強電路實施的示例時鐘生成電路。圖12示出了根據本公開的特定方面的用于生成輸出時鐘信號的示例操作。圖13示出了根據本公開的特定方面的用于生成差分時鐘信號的示例操作。具體實施方式在下文中參照附圖更充分地描述本公開的各個方面。然而，本公開可以以許多不同的形式實施，并且不應該被解釋為限于貫穿本公開呈現的任何特定結構或功能。相反，提供這些方面使得本公開將全面和完整，并且將本公開的范圍完全傳達給本領域技術人員?；诒疚牡慕虒В绢I域技術人員應該理解的是，本公開的范圍旨在覆蓋本文公開的任何方面，無論是獨立實施還是與本公開的任意其它方面組合實施。例如，可以使用本文闡述的任意數量的方面來實施裝置或者可以實踐方法。另外，本公開的范圍旨在覆蓋使用其它結構、功能或除了本文所闡述的本公開的各個方面之外的結構和功能來實踐的這種裝置或方法。應該理解的是，本文公開的任何方面可以通過權利要求的一個或多個要素來體現。本文使用詞語“示例性”來表示“用作示例、實例或說明”。本文描述為“示例性”的任何方面不一定被解釋為比其它方面優選或有利。如本文所使用的，動詞“連接”的各種時態的術語“與......連接”可以表示元素A直接連接到元素B或者可以有其它元素連接在元素A和B之間(即，元素A與元素B間接連接)。在電氣部件的情況下，本文還可以使用術語“與......連接”來表示使用導線、跡線或其它導電材料來將元件A和B(以及在其間電連接的任何部件)電連接。本文描述的技術可以與諸如以下的各種無線技術組合使用：碼分多址(CDMA)、正交頻分復用(OFDM)、時分多址(TDMA)、空分多址(SDMA)、單載波頻分多址(SC-FDMA)、時分同步碼分多址(TD-SCDMA)等。多個用戶終端可以本文檔來自技高網...

【技術保護點】
1.一種時鐘生成電路，包括：第一晶體管，耦合到第二晶體管，其中所述電路的輸入時鐘節點耦合到所述第一晶體管和所述第二晶體管的柵極；以及分頻器電路，具有耦合到所述輸入時鐘節點的輸入，其中所述分頻器電路的輸出耦合到所述第二晶體管的源極，并且其中所述時鐘生成電路的輸出節點耦合到所述第一晶體管和所述第二晶體管的漏極。

【技術特征摘要】
【國外來華專利技術】2016.09.14 US 15/265,2171.一種時鐘生成電路，包括：第一晶體管，耦合到第二晶體管，其中所述電路的輸入時鐘節點耦合到所述第一晶體管和所述第二晶體管的柵極；以及分頻器電路，具有耦合到所述輸入時鐘節點的輸入，其中所述分頻器電路的輸出耦合到所述第二晶體管的源極，并且其中所述時鐘生成電路的輸出節點耦合到所述第一晶體管和所述第二晶體管的漏極。2.根據權利要求1所述的時鐘生成電路，其中所述分頻器電路被配置為：基于所述輸入時鐘節點處的信號生成分頻時鐘信號；以及將所述分頻時鐘信號提供給所述第二晶體管的源極，其中所述分頻時鐘信號的頻率比所述輸入時鐘節點處的信號的頻率低。3.根據權利要求1所述的時鐘生成電路，其中所述分頻器電路包括二分頻(DIV2)分頻器電路。4.根據權利要求1所述的時鐘生成電路，進一步包括殘余邊帶(RSB)增強電路，所述殘余邊帶增強電路具有耦合到所述輸入時鐘節點的輸入，其中所述RSB增強電路的輸出耦合到所述第一晶體管和所述第二晶體管的柵極。5.根據權利要求4所述的時鐘生成電路，其中所述RSB增強電路包括：第一p溝道金屬氧化物半導體(PMOS)晶體管，耦合到第一n溝道金屬氧化物半導體(NMOS)晶體管，其中所述第一PMOS晶體管的源極耦合到電壓軌；以及第二PMOS晶體管，耦合到第二NMOS晶體管，其中：所述第二NMOS晶體管的源極耦合到參考電位；所述第一NMOS晶體管和所述第二PMOS晶體管的源極耦合到所述RSB增強電路的輸出；所述第一PMOS晶體管的柵極和所述第二NMOS晶體管的柵極耦合到差分時鐘輸入的所述輸入時鐘節點；并且所述第一NMOS晶體管的柵極和所述第二PMOS晶體管的柵極耦合到所述差分時鐘輸入的另一輸入時鐘節點。6.根據權利要求5所述的時鐘生成電路，進一步包括：第三NMOS晶體管，與所述第一PMOS晶體管并聯耦合；第三PMOS晶體管，與所述第一NMOS晶體管并聯耦合；第四NMOS晶體管，與所述第二PMOS晶體管并聯耦合；第四PMOS晶體管，與所述第二NMOS晶體管并聯耦合；第一反相器，具有耦合到所述輸入時鐘節點的輸入，其中所述第三NMOS晶體管和所述第四PMOS晶體管的柵極由所述第一反相器的輸出信號驅動；以及第二反相器，具有耦合到所述另一輸入時鐘節點的輸入，其中所述第三PMOS晶體管和所述第四NMOS晶體管的柵極由所述第二反相器的輸出信號驅動。7.一種用于生成差分時鐘信號的電路，包括：第一p溝道金屬氧化物半導體(PMOS)晶體管，耦合到第一n溝道金屬氧化物半導體(NMOS)晶體管，其中所述第一PMOS晶體管的源極耦合到電壓軌；以及第二PMOS晶體管，耦合到第二NMOS晶體管，其中：所述第二NMOS晶體管的源極耦合到參考電位；所述第一NMOS晶體管和所述第二PMOS晶體管的源極耦合到所述電路的差分輸出節點的第一輸出；所述第一PMOS晶體管的柵極和所述第二NMOS晶體管的柵極耦合到所述電路的差分輸入的第一輸入時鐘節點；以及所述第一NMOS晶體管的柵極和所述第二PMOS晶體管的柵極耦合到所述差分輸入的第二輸入時鐘節點。8.根據權利要求7所述的電路，進一步包括：第三NMOS晶體管，與所述第一PMOS晶體管并聯耦合；第三PMOS晶體管，與所述第一NMOS晶體管并聯耦合；第四NMOS晶體管，與所述第二PMOS晶體管并聯耦合；第四PMOS晶體管，與所述第二NMOS晶體管并聯耦合；第一反相器，具有耦合到所述第一輸入時鐘節點的輸入，其中所述第三NMOS晶體管和所述第四PMOS晶體管的柵極耦合到所述第一反相器的輸出；以及第二反相器，具有耦合到所述第二輸入時鐘節點的輸入，其中所述第三PMOS晶體管和所述第四NMOS晶體管的柵極耦合到所述第二反相器的輸出。9.根據權利要求7所述的電路，進一步包括：第三PMOS晶體管，耦合到第三NMOS晶體管，其中所述第三PMOS晶體管的源極耦合到所述電壓軌；以及第四PMOS晶體管，耦合到第四NMOS晶體管，其中：所述第四NMOS晶體管的源極耦合到所述參考電位；所述第三NMOS晶體管和所述第四PMOS晶體管的源極耦合到所述差分輸出節點的第二輸出；所述第三PMOS晶體管的柵極和所述第四NMOS晶體管的柵極耦合到所述差分輸入的所述第二輸入時鐘節點；以及所述第三NMOS晶體管的柵極和所述第四PMOS晶體管的柵極耦合到所述差分輸入的所述第一輸入時鐘節點。10.根據權利要求9所述的電路，進一步包括：第五NMOS晶體管，與所述第一PMOS晶體管并聯耦合；第五PMOS晶體管，與所述第一NMOS晶體管并聯耦合；第六NMOS晶體管，與所述第二PMOS晶體管并聯耦合；第六PMOS晶體管，與所述第二NMOS晶體管并聯耦合；第一反相器，具有耦合到所述第一輸入時鐘節點的輸入，其中所述第五NMOS晶體管和所述第六PMOS晶體管的柵極耦合到所述第一反相器的輸出；以及第二反相器，具有耦合到所述第二輸入時鐘節點的輸入，其中所述第五PMOS晶體管和所述第六NMOS晶體管的柵極耦合到所述第二反相器的輸出。11.根據權利要求10所述的電路，進一步包括：第七NMOS晶體管，與所述第三PMOS晶體管并聯耦合；第七PMOS晶體管，與所述第三N...

【專利技術屬性】
技術研發人員：A·保爾，莊敬承，陳新華，R·斯里達拉，
申請(專利權)人：高通股份有限公司，
類型：發明
國別省市：美國,US