半導體器件及其制作方法技術

本發明專利技術提供了一種半導體器件及其制作方法中，第一開孔和待引出第一金屬層沿第一晶圓的厚度方向在第一襯底上的投影無重疊；即形成第一開孔(TSV)的過程中不接觸(暴露出)待引出第一金屬層，本發明專利技術中的第一開孔(TSV)不同于常規工藝中的硅通孔(TSV)，避免了常規硅通孔(TSV)需要刻蝕停止在要引出的金屬層上導致的金屬層被過度損傷、濺射擴散等問題。所述待引出第一金屬層分別通過第一再分布金屬層和第一開孔中的第一互連層被引至第一晶圓厚度方向的上下兩個端面上，第一晶圓形成雙面開放式電連接結構，能夠很好的與兩側鍵合的其他晶圓實現互連。實現互連。實現互連。

【技術實現步驟摘要】
半導體器件及其制作方法


[0001]本專利技術屬于集成電路制造
，具體涉及一種半導體器件及其制作方法。

技術介紹

[0002]在高度集成化的半導體發展的趨勢下，芯片晶體管尺寸已接近物理極限，先進制程節點的研發周期不斷加長，芯片性能的提升更多地依賴于三維集成技術的發展。通過三維方向的多芯片堆疊，可以大大提高芯片整體性能和空間利用率，并降低芯片制造成本。在先進的三維集成技術中，上下芯片間的電性互連需要通過硅通孔(TSV)來實現。
[0003]硅通孔(Through Silicon Via，TSV)技術是通過在芯片與芯片之間，晶圓和晶圓之間制造垂直導通，實現芯片之間互連的新技術，其能在三維方向使得堆疊密度更大。
[0004]如圖1所示，在硅通孔刻蝕過程中，硅通孔貫穿襯底01和部分厚度的介質層02停止在要引出的金屬層(03a和03b)上，刻蝕過程存在金屬層被過度損傷、濺射擴散等問題。另外，實際刻蝕工藝過程中，晶圓邊緣和中間的刻蝕速率存在一定差異，常常會造成5％～15％的刻蝕不均勻性。隨著硅通孔刻蝕深度的增加(例如>50μm)，刻蝕速率差異的影響進一步放大，往往造成位于晶圓邊緣的硅通孔Vb和位于晶圓中間的硅通孔Va出現大于2μm的深度差。例如在同一刻蝕時刻，刻蝕形成的位于晶圓中間的硅通孔Va剛剛暴露出金屬層03a，而位于晶圓邊緣的硅通孔Vb已經過度刻蝕金屬層03b或已經刻穿金屬層03b。
[0005]因此，硅通孔(TSV)深孔刻蝕速率的差異極易產生局部金屬層過度刻蝕，帶來金屬擴散嚴重、硅通孔填充空隙、硅通孔中填充的互連層與金屬層接觸性差等問題。在多片晶圓堆疊時，由于堆疊厚度增加，相應的硅通孔深度也增加，硅通孔暴露金屬層的區域更容易出現上述問題，降低良率。

技術實現思路

[0006]本專利技術的目的在于提供一種半導體器件及其制作方法，避免金屬層被過度損傷、濺射擴散，更好的實現金屬層的引出與互連，提高良率。
[0007]本專利技術提供一種半導體器件的制作方法，包括：
[0008]提供第一晶圓，所述第一晶圓包括第一襯底、位于所述第一襯底上的第一介質層和嵌設于所述第一介質層中的待引出第一金屬層；定義所述待引出第一金屬層最遠離所述第一襯底的表面為待引出第一金屬層端面；
[0009]形成第一開孔，所述第一開孔貫穿所述第一襯底和部分厚度的所述第一介質層，所述第一開孔的底面與所述待引出第一金屬層端面相比更遠離所述第一襯底一預設深度；所述第一開孔和所述待引出第一金屬層沿所述第一晶圓的厚度方向在所述第一襯底上的投影無重疊；
[0010]形成第一互連層，所述第一互連層填充于所述第一開孔中，且所述第一互連層的底面與所述待引出第一金屬層端面相比更遠離所述第一襯底；
[0011]化學機械研磨所述第一晶圓靠近所述第一開孔的底部一側的表面，暴露出所述第
一互連層；
[0012]在所述第一晶圓研磨后的表面形成第一再分布層，所述第一再分布層包括第一再分布金屬層，所述第一再分布金屬層分別與所述待引出第一金屬層和所述第一互連層電連接。
[0013]進一步的，所述第一開孔和所述待引出第一金屬層均至少有兩個，每個所述第一開孔和一個所述待引出第一金屬層對應設置，所述至少兩個第一開孔具有不同深度。
[0014]進一步的，所述化學機械研磨使每個所述第一開孔的底部一側的所述第一互連層的表面齊平，且研磨后每個所述第一開孔的底部一側的所述第一互連層暴露的表面與所述第一襯底的距離不小于所述待引出第一金屬層端面與所述第一襯底的距離。
[0015]進一步的，形成第一開孔之后，形成第一互連層之前還包括：形成覆蓋所述第一開孔的第一隔離層；所述預設深度大于位于所述第一開孔的底部的所述第一隔離層的厚度。
[0016]進一步的，形成第一互連層之后，化學機械研磨之前還包括：提供第二晶圓，所述第二晶圓包括第二襯底、位于所述第二襯底上的第二介質層和嵌設于所述第二介質層中的第二金屬層；將所述第二晶圓與所述第一晶圓鍵合；所述第二金屬層與所述第一互連層對應且電連接。
[0017]進一步的，提供第三晶圓，所述第三晶圓包括第三襯底、位于所述第三襯底上的第三介質層和嵌設于所述第三介質層中的待引出第三金屬層；
[0018]采用與在所述第一晶圓上形成所述第一開孔相同的方法在所述第三晶圓上形成第三開孔；
[0019]采用與在所述第一晶圓上形成所述第一互連層相同的方法在所述第三晶圓上形成填充于所述第三開孔中的第三互連層；
[0020]將所述第一晶圓和所述第三晶圓鍵合，所述第一再分布金屬層與所述第三互連層對應且電連接。
[0021]進一步的，化學機械研磨所述第三晶圓靠近所述第三開孔的底部一側的表面，暴露出所述第三互連層；
[0022]在所述第三晶圓研磨后的表面形成第三再分布層，所述第三再分布層包括第三再分布金屬層，所述第三再分布金屬層分別與所述待引出第三金屬層和所述第三互連層電連接。
[0023]進一步的，還包括：提供載片晶圓；在形成所述第一開孔之前，將所述載片晶圓與所述第一晶圓的所述第一介質層鍵合；在所述化學機械研磨之前，將所述載片晶圓與所述第一晶圓的所述第一介質層解鍵合。
[0024]本專利技術還提供一種半導體器件，包括：
[0025]第一晶圓，所述第一晶圓包括第一襯底、位于所述第一襯底上的第一介質層和嵌設于所述第一介質層中的待引出第一金屬層；
[0026]第一開孔，所述第一開孔貫穿所述第一襯底和所述第一介質層，所述第一開孔和所述待引出第一金屬層沿所述第一晶圓的厚度方向在所述第一襯底上的投影無重疊；
[0027]第一互連層，所述第一互連層填充于所述第一開孔中；
[0028]第一再分布層，所述第一再分布層形成在所述第一介質層上，所述第一再分布層包括第一再分布金屬層，所述第一再分布金屬層分別與所述待引出第一金屬層和所述第一
互連層電連接。
[0029]進一步的，所述半導體器件，還包括：第二晶圓，所述第二晶圓與所述第一晶圓鍵合；所述第二晶圓包括第二襯底、位于所述第二襯底上的第二介質層和嵌設于所述第二介質層中的第二金屬層；所述第二金屬層與所述第一互連層對應且電連接。
[0030]與現有技術相比，本專利技術具有如下有益效果：
[0031]本專利技術提供的半導體器件及其制作方法中，包括：提供第一晶圓，所述第一晶圓包括第一襯底、位于所述第一襯底上的第一介質層和嵌設于所述第一介質層中的待引出第一金屬層；形成第一開孔，所述第一開孔的底面與所述待引出第一金屬層端面相比更遠離所述第一襯底一預設深度；第一開孔和待引出第一金屬層沿第一晶圓的厚度方向在第一襯底上的投影無重疊(第一開孔位于待引出第一金屬層的側方)；即形成第一開孔(TSV)的過程中不接觸(暴露出)待引出第一金屬層，本專利技術中的第一開孔(TSV)不同于常規工藝中的硅通孔(TSV)，避免了常規硅通孔(TSV)需要刻蝕停止在要引出的金屬層上導致的金屬層被過度損傷、濺射擴散等問題本文檔來自技高網...

【技術保護點】

【技術特征摘要】
1.一種半導體器件的制作方法，其特征在于，包括：提供第一晶圓，所述第一晶圓包括第一襯底、位于所述第一襯底上的第一介質層和嵌設于所述第一介質層中的待引出第一金屬層；定義所述待引出第一金屬層最遠離所述第一襯底的表面為待引出第一金屬層端面；形成第一開孔，所述第一開孔貫穿所述第一襯底和部分厚度的所述第一介質層，所述第一開孔的底面與所述待引出第一金屬層端面相比更遠離所述第一襯底一預設深度；所述第一開孔和所述待引出第一金屬層沿所述第一晶圓的厚度方向在所述第一襯底上的投影無重疊；形成第一互連層，所述第一互連層填充于所述第一開孔中，且所述第一互連層的底面與所述待引出第一金屬層端面相比更遠離所述第一襯底；化學機械研磨所述第一晶圓靠近所述第一開孔的底部一側的表面，暴露出所述第一互連層；在所述第一晶圓化學機械研磨后的表面形成第一再分布層，所述第一再分布層包括第一再分布金屬層，所述第一再分布金屬層分別與所述待引出第一金屬層和所述第一互連層電連接。2.如權利要求1所述的半導體器件的制作方法，其特征在于，所述第一開孔和所述待引出第一金屬層均至少有兩個，每個所述第一開孔和一個所述待引出第一金屬層對應設置，所述至少兩個第一開孔具有不同深度。3.如權利要求2所述的半導體器件的制作方法，其特征在于，所述化學機械研磨使每個所述第一開孔的底部一側的所述第一互連層的表面齊平，且研磨后每個所述第一開孔的底部一側的所述第一互連層暴露的表面與所述第一襯底的距離不小于所述待引出第一金屬層端面與所述第一襯底的距離。4.如權利要求1所述的半導體器件的制作方法，其特征在于，形成第一開孔之后，形成第一互連層之前還包括：形成覆蓋所述第一開孔的第一隔離層；所述預設深度大于位于所述第一開孔的底部的所述第一隔離層的厚度。5.如權利要求1至4任意一項所述的半導體器件的制作方法，其特征在于，形成第一互連層之后，化學機械研磨之前還包括：提供第二晶圓，所述第二晶圓包括第二襯底、位于所述第二襯底上的第二介質層和嵌設于所述第二介質層中的第二金屬層；將所述第二晶圓與所述第一晶圓鍵合；所述第二金屬層與所述第一互連...

【專利技術屬性】
技術研發人員：占迪，曾甜，葉國梁，
申請(專利權)人：武漢新芯集成電路制造有限公司，
類型：發明
國別省市：