一種８位ＲＩＳＣ微控制器構架制造技術

本發(fā)明專利技術公開了一種新型的８位ＲＩＳＣ微控制器構架，其包括二級四段流水線結構，二級四段流水線結構包括：指令處理裝置、數據讀取裝置、數據運算裝置、數據寫回裝置、狀態(tài)機和時鐘發(fā)生器。通過上述結構使得各項時鐘不交叉耦合，保證能夠產生穩(wěn)定的時鐘，各裝置間相互依靠、相互備份，而對數據的預處理和處理，又可使得該結構對于抗干擾能力有很大的提高，從而實現高生產率。

【技術實現步驟摘要】
本申請是申請日為2005年8月31日，申請?zhí)枮?00510029281.4，專利技術名稱為《一種新型的8位RISC微控制器構架》的專利技術專利申請的分案申請。
本專利技術屬于半導體集成電路設計領域，尤其涉及一種微控制器(MCU)系統構架。
技術介紹
近年來，微控制器的精簡指令集(RISC)結構獲得了廣泛的普及。雖然RISC處理器應該具有什么特征還有不同的看法，但是各種RISC結構都有以下這些特征：(1)多數指令是單周期指令，以便于實現結構流水線化；(2)獨立而且簡單的加載和存儲指令都是雙周期指令；(3)指令解碼通常都是硬連線實現而不是微解碼，以便加快執(zhí)行速度；(4)多數指令具有固定格式，以簡化指令編碼和譯碼；(5)較小的指令集和少數幾種尋址模式；(6)數據通道流水線化，使處理過程高度并行；(7)采用大容量高速寄存器堆(或稱為寄存器文件)，盡量避免與速度較低的系統RAM交換數據。RISC微控制器的這些特征也帶來了一些本質的缺陷和不足：(1)指令集不可擴展；(2)流水線段及級數較多，帶來了流水線段數據相關性判據的復雜性，有時甚至影響到流水線數據吞吐率；(3)數據存儲器與程序存儲器復用，沒有專門的寄存器堆，或者是特殊寄存器堆與通用寄存器堆沒有分開，影響了對這些寄存器的訪問速度，限制了運行速度的提高；(4)沒有采用可測性設計(DFT)，在應用中無法保證產品的制造生產質量；(5)而目前尚未解決的最大問題在于：對于兩級四段流水線結-->構，各模塊間無法相互備份、相互依靠，更不能對數據進行預處理和處理，嚴重影響了該結構的抗干擾能力。
技術實現思路
本專利技術需要解決的技術問題在于提供一種新型的8位RISC微控制器構架，以使得指令不僅完備，而且能夠相互備份，相互依靠，對數據進行預處理，從而提高整個結構的抗干擾能力。本專利技術的技術方案為：包括程序總線、數據總線、程序存儲器、通過程序總線連接到程序存儲器的指令譯碼器、數據隨機存儲器(RAM)、寄存器堆、通用算術邏輯單元(ALU)和地址總線，上述部件通過微碼操作控制結構實現；還包括一個二級四段流水線結構，由四相時鐘驅動工作，每一段流水線在對應時鐘相內完成功能，其特征在于，所述二級四段流水線結構包括：指令處理裝置，用于完成指令譯碼、PC備份、雙周期指令預處理、中斷向量處理、端口變化中斷預處理操作；數據讀取裝置，接收指令讀取裝置輸出的尋址操作數和數據內容，并完成多個功能寄存器或數據寄存器讀取，同時完成中斷請求標志預處理操作；數據運算裝置，接收指令處理裝置輸出的運算類型操作碼、接收數據讀取裝置輸出的數據內容，并完成算術邏輯運算裝置(ALU)數據運算、端口變化終端處理、空閑模式激活預處理操作，同時讀取下一條指令；-->數據寫回裝置，將數據運算裝置的運算結果按照指令處理裝置的操作數尋址部分做寫回操作，包括完成ALU數據寫回、內部中斷和堆棧處理，同時完成PC處理，PC處理包括PC加1、PC出棧、PC跳轉；時鐘發(fā)生器，用于為上述四個裝置提供四相時鐘信號，同時產生所述二級四段流水線結構所需的同步時鐘信號。上述數據寫回裝置中所述的中斷處理和內部堆棧處理裝置可以自動進行PC壓棧和出棧處理。上述指令處理裝置包括寄存器、指令譯碼器、端口預處理器、中斷處理器、多路器、立即數處理器。上述數據讀取裝置包括數據寄存器、兩個功能寄存器，多路器。上述數據運算裝置包括算術邏輯運算單元、多路器、指令讀取器、端口終處理器。上述數據寫回裝置包括數據寄存器、兩個功能寄存器，中斷處理器、堆棧處理器、PC處理器。本專利技術的微控制器構架還包括一套指令集，該指令集屬于精簡指令集，包含48條指令；所述指令處理裝置的輸出指令碼分成3類：字節(jié)操作類、位操作類和立即數與控制類操作類。根據本專利技術的微控制器構架，其ALU完成所有指令都只需要一個時鐘周期，在指令周期的第三時鐘周期內完成。根據本專利技術的微控制器構架，其數據寄存器包括特殊寄存器和通用寄存器，利用地址映射電路把分布在不同的區(qū)和數據空間的特殊寄存器和通用寄存器的物理地址映射到連續(xù)的物理地址上。-->根據本專利技術的微控制器構架，所述中斷處理和內部堆棧處理方式在調用子程序或中斷處理時自動進行PC壓棧和出棧操作，實現中斷的高效處理。本專利技術的微控制器構架還包括一套指令集，屬于精簡指令集，包含48條指令，所述指令處理裝置的輸出指令碼分為3類，即字節(jié)操作類、位操作類和立即數操作與控制類。其中字節(jié)操作類指令有28條，分別是對功能寄存器或者寄存器R的算術邏輯運算操作以及空操作；算術邏輯運算的結果按照標志位F寫入目標寄存器，F如果為0，目標寄存器為數據寫回裝置內的功能寄存器A1(本文中的A0、A1、B0、B1只是功能寄存器的代號，可以替換；因為對于功能寄存器A0/A1在物理上的尋址為同一類功能寄存器A，在不同的裝置內分別定義為A0/A1，即將功能寄存器A內容讀至數據總線記為A0，從總線上將數據寫入功能寄存器A記為A1；對于功能寄存器B0/B1在物理上的尋址為同一類功能寄存器B，在不同的裝置中分別定義為B0/B1，即將功能寄存器B內容讀至數據總線記為B0，從總線上將數據寫入功能寄存器B記為B1。)；F如果為1，目標寄存器為R或數據寫回裝置內的功能寄存器B1。其中位操作類指令有4條，是對寄存器R某位進行清0或者置1的操作以及對位是否為0或者1進行判斷操作；清0和置1的結果按照F做寫回操作，如果是判斷操作，將不進行寫回操作。其中立即數與控制類操作指令有18條，是對立即數操作和對微控制器控制的指令。-->作為對本專利技術的改進，所述微控制器構架的中斷包括硬件中斷和軟件中斷，可以選擇1個或多個中斷入口地址，更加容易的判別不同的中斷類型，使用多個中斷入口地址模式，軟中斷優(yōu)先級最高。作為對本專利技術的改進，所述微控制器構架的內部堆棧處理，采用獨熱碼(One-Hot)狀態(tài)機，使得PC壓棧和出棧的操作更加穩(wěn)定可靠。作為對本專利技術的改進，其字節(jié)操作類指令集中可包含8條程序執(zhí)行不帶進/借位的算術邏輯運算指令，這些指令將寄存器R和數據讀取裝置內的功能寄存器A0內容輸入到算術運算單元ALU進行運算，將運算的結果按照標志位F做寫回操作；這些寄存器運算指令包括加法、減法、加1、減1、邏輯與、邏輯同或、邏輯異或、邏輯求補碼，其操作碼分別對應的指令符號為ADD、SUB、INC、DEC、AND、IOR、XOR、COMP。作為對本專利技術的改進，其字節(jié)操作類指令集中可包含2條程序執(zhí)行寄存器清0指令，這些指令包括對R清零CLR?R和對數據讀取裝置內的功能寄存器A0清零并將結果寫回A1的指令CLRA。作為對本專利技術的改進，其字節(jié)操作類指令集中可包含2條程序執(zhí)行加/減1并判斷指令，這些指令將R內容輸入到ALU進行運算，將進行加/減1操作，判斷結果是否為0來決定是否執(zhí)行下一條指令，并將結果按照F做寫回操作；這些指令包括加1判斷、減1判斷，其操作碼分別對應的指令符號為JINC、JDEC。作為對本專利技術的改進，其字節(jié)操作類指令集中可包含2條程序執(zhí)行帶進/借位C的循環(huán)移位操作指令，這些指令將R內容以及C輸入到ALU進行移位操作，并將結果按照F做寫回操作；這些指令包括左移、右移-->指令，其操作碼分別對應的指令符號為RL、RR。作為對本專利技術的改進，其字節(jié)操作類指令集中本文檔來自技高網...

【技術保護點】
一種新型８位ＲＩＳＣ微控制器構架，其特征在于該微控制器結構包括：狀態(tài)機、時鐘發(fā)生器和二級四段流水線結構，所述狀態(tài)機和時鐘發(fā)生器相連，所述二級四段流水線結構包括：指令處理裝置，與狀態(tài)機相連，用于完成指令的譯碼、ＰＣ備份、雙周期指令預處理、中斷向量處理、端口變化預處理操作；數據讀取裝置，與狀態(tài)機相連，用于接收指令處理裝置輸出的尋址操作數和數據內容，并完成多個功能寄存器或數據寄存器讀取，同時完成中斷請求標志預處理操作；數據運算裝置，與狀態(tài)機相連，用于接收指令處理裝置輸出的運算類型操作碼、接收數據讀取裝置輸出的數據內容，并完成算術邏輯運算裝置數據運算、端口變化終處理、空閑模式激活預處理操作，同時讀取下一條指令；數據寫回裝置，與狀態(tài)機相連，用于將數據運算裝置的運算結果按照指令處理裝置的操作數尋址部分做寫回操作，包括完成算術邏輯運算裝置數據寫回、內部中斷和堆棧處理，同時完成ＰＣ處理，ＰＣ處理包括ＰＣ加１、ＰＣ出棧、ＰＣ跳轉。

【技術特征摘要】
1.一種新型8位RISC微控制器構架，其特征在于該微控制器結構包括：狀態(tài)機、時鐘發(fā)生器和二級四段流水線結構，所述狀態(tài)機和時鐘發(fā)生器相連，所述二級四段流水線結構包括：指令處理裝置，與狀態(tài)機相連，用于完成指令的譯碼、PC備份、雙周期指令預處理、中斷向量處理、端口變化預處理操作；數據讀取裝置，與狀態(tài)機相連，用于接收指令處理裝置輸出的尋址操作數和數據內容，并完成多個功能寄存器或數據寄存器讀取，同時完成中斷請求標志預處理操作；數據運算裝置，與狀態(tài)機相連，用于接收指令處理裝置輸出的運算類型操作碼、接收數據讀取裝置輸出的數據內容，并完成算術邏輯運算裝置數據運算、端口變化終處理、空閑模式激活預處理操作，同時讀取下一條指令；數據寫回裝置，與狀態(tài)機相連，用于將數據運算裝置的運算結果按照指令處理裝置的操作數尋址部分做寫回操作，包括完成算術邏輯運算裝置數據寫回、內部中斷和堆棧處理，同時完成PC處理，PC處理包括PC加1、PC出棧、PC跳轉。2.根據權利要求1所述的新型8位RISC微控制器構架，其特征在于所述指令處理裝置包括：指令寄存器、指令譯碼器、端口預處理器、中斷處理器、多路器和立即數處理器，所述指令寄存器和指令譯碼器通過程序總線相連，多路器和立即數處理器通過數據總線相連，端口預處理器與系統總線相連，中斷處理器與地址總線相連。3.根據權利要求1或2所述的新型8位RISC微控制器構架，其特征在于所述數據讀取裝置包括：數據寄存器、第一功能寄存器、第二功能寄存器、多路器，其中，第一功能寄存器通過數據總線分別與數據寄存器和多路器相連，第二功能寄存器和多路器通過數據總線相連。4.根據權利要求3所述的新型8位RISC微控制器構架，其特征在于所述數據運算裝置包括算術邏輯單元、多路器、指令讀取器、端口終處理器，其中，算術邏輯單元通過數據總線分別與多路...

【專利技術屬性】
技術研發(fā)人員：潘松，陳光勝，岳衛(wèi)杰，劉桂蓉，
申請(專利權)人：上海海爾集成電路有限公司，
類型：發(fā)明
國別省市：31[中國|上海]